JPH01130625A - 変換装置 - Google Patents
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- JPH01130625A JPH01130625A JP63244709A JP24470988A JPH01130625A JP H01130625 A JPH01130625 A JP H01130625A JP 63244709 A JP63244709 A JP 63244709A JP 24470988 A JP24470988 A JP 24470988A JP H01130625 A JPH01130625 A JP H01130625A
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/02—Reversible analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般的にはＡ／Ｄ変換前及びＤ／Ａ変換後の
適切なスケーリングに関連するＡ／Ｄ変換システム及び
Ｄ／Ａ変換システムに関するものであり、−とりわけエ
コーキャンセラのためのそのようなシステムに関するも
のである。
適切なスケーリングに関連するＡ／Ｄ変換システム及び
Ｄ／Ａ変換システムに関するものであり、−とりわけエ
コーキャンセラのためのそのようなシステムに関するも
のである。
Ｂ、従来技術及び問題点
Ａ／Ｄ変換器及びＤ／Ａ変換器は、ディジタル処理シス
テムの発達のため広く用いられるようになった０例えば
、制御及び監視システム（オペレーティング・システム
における条件を操作環境の変化ぐ関係なく、希望する数
値にできる限り近く維持するための装置゛）の技術分野
においては、アナログ構成要素が伝統的に使われてきた
。１９７０年代には、離散的制御エレメントあるいは論
理制御エレメント、並びにプログラム式論理制御装置が
普及し、化学的プロセス、工作機械、その他の工業プロ
セス及び操作の如きものを監視するディジタル制御シス
テムの発達を可能にした。この目的を達成するために、
アナログ・ディジタル（Ａ／Ｄ）変換器が音声信号、あ
るいは物理的変量（例えば、温度、力、あるいは電圧）
の測定値の如きアナログ情報をディジタル処理に適した
形に変えるために用いられる。第２Ａ図は、ブロック３
によって提供された負帰還の利用がシステムの性能を向
上させるシステム特性の変化をもたらす、アナログ構成
要素のみを含むプロセス制御の従来のケースを図解して
いる。この自動制御システムにおいては、フィードバッ
クが、減算機構１によってシステムの実際の出力Ｓを希
望する入力Ｅと比較するために利用され、減算機構１の
出力に現れる差は制御装置２の入力信号として用いられ
る。
テムの発達のため広く用いられるようになった０例えば
、制御及び監視システム（オペレーティング・システム
における条件を操作環境の変化ぐ関係なく、希望する数
値にできる限り近く維持するための装置゛）の技術分野
においては、アナログ構成要素が伝統的に使われてきた
。１９７０年代には、離散的制御エレメントあるいは論
理制御エレメント、並びにプログラム式論理制御装置が
普及し、化学的プロセス、工作機械、その他の工業プロ
セス及び操作の如きものを監視するディジタル制御シス
テムの発達を可能にした。この目的を達成するために、
アナログ・ディジタル（Ａ／Ｄ）変換器が音声信号、あ
るいは物理的変量（例えば、温度、力、あるいは電圧）
の測定値の如きアナログ情報をディジタル処理に適した
形に変えるために用いられる。第２Ａ図は、ブロック３
によって提供された負帰還の利用がシステムの性能を向
上させるシステム特性の変化をもたらす、アナログ構成
要素のみを含むプロセス制御の従来のケースを図解して
いる。この自動制御システムにおいては、フィードバッ
クが、減算機構１によってシステムの実際の出力Ｓを希
望する入力Ｅと比較するために利用され、減算機構１の
出力に現れる差は制御装置２の入力信号として用いられ
る。
システムの性能は、第２ ’Ｂ図におけるような正確で
安価なディジタル処理システムによって有利に設計でき
るブロック３の精巧なフィードバック関数に関わること
が多い、しかしながら、システムの出力Ｓと入力Ｅの双
方がアナログ変量である場合には、フィードバック関数
ブロック４を提供するためのディジタル技術の利用は、
計算に先立つ最初の変量のディジタル形式への変換、そ
れから最終的には差分Ｅ−Ｅ’をもたらすために用いら
れることになるアナログ変量Ｅ°を発生させるためのブ
ロック４．のディジタル出力のアナログ形式への変換を
伴う。しかしながら、特性を変えるある環境において、
変換すべき電圧Ｓのレベルの変動は広範囲になることが
ある。従って、Ａ／Ｄ変換器の精度を最大限に利用する
ためにアナログ信号Ｓの変換に先立ち、その適切なスケ
ーリングを実行することが必須である。従って、このＡ
／Ｄ変換はブロック６での増幅ステップの後に実施され
る。ブロック４での計算の後、ディジタル結果は一％Ｄ
／Ａ変換及びアナログ変量Ｅ′を提供するための減衰を
実施′するブロック５においてアナログ形式に再度変換
される。システムの高性能を可能にするためには、ブロ
ック４．５．６の伝達間数を正確にすることが最も望ま
しいことであり、また特にブロック５及び６の双方の伝
達関数、即ちＡ／Ｄ増幅及びＤ／Ａ減衰の処理の双方は
、互いに正反対のものであるべきである。
安価なディジタル処理システムによって有利に設計でき
るブロック３の精巧なフィードバック関数に関わること
が多い、しかしながら、システムの出力Ｓと入力Ｅの双
方がアナログ変量である場合には、フィードバック関数
ブロック４を提供するためのディジタル技術の利用は、
計算に先立つ最初の変量のディジタル形式への変換、そ
れから最終的には差分Ｅ−Ｅ’をもたらすために用いら
れることになるアナログ変量Ｅ°を発生させるためのブ
ロック４．のディジタル出力のアナログ形式への変換を
伴う。しかしながら、特性を変えるある環境において、
変換すべき電圧Ｓのレベルの変動は広範囲になることが
ある。従って、Ａ／Ｄ変換器の精度を最大限に利用する
ためにアナログ信号Ｓの変換に先立ち、その適切なスケ
ーリングを実行することが必須である。従って、このＡ
／Ｄ変換はブロック６での増幅ステップの後に実施され
る。ブロック４での計算の後、ディジタル結果は一％Ｄ
／Ａ変換及びアナログ変量Ｅ′を提供するための減衰を
実施′するブロック５においてアナログ形式に再度変換
される。システムの高性能を可能にするためには、ブロ
ック４．５．６の伝達間数を正確にすることが最も望ま
しいことであり、また特にブロック５及び６の双方の伝
達関数、即ちＡ／Ｄ増幅及びＤ／Ａ減衰の処理の双方は
、互いに正反対のものであるべきである。
同様に、１本の通信路での高速全二重データ通信を可能
にするエコーキャンセリング技術もまた、エコーについ
ての高い除去率を達成するためにエコーキャンセリング
・ループに含められた正確な伝達関数を必要とする。エ
コーの除去は、モデムの如き遠隔データ制御装置からの
受信信号を損ねるエコー信号の推定値をもたらすエコー
測定器によって実現される。測定されたエコーは、エコ
ーのない理想的な受信信号に出来るだけ近い信号を生じ
させるために、受信信号まで減じられる。標準的なアナ
ログ４＃ｌｉＩ式モデムにおけるディジタル処理システ
ムによるエコーの測定はまた、２つの正確なＡ／Ｄ増幅
増幅伝達反数Ｄ／Ａ減衰伝達関数を含むものである。こ
め特定のケースは、第７Ａ図、第７Ｂ図、並びに以下の
図に関連して詳細に説明されることとなる。
にするエコーキャンセリング技術もまた、エコーについ
ての高い除去率を達成するためにエコーキャンセリング
・ループに含められた正確な伝達関数を必要とする。エ
コーの除去は、モデムの如き遠隔データ制御装置からの
受信信号を損ねるエコー信号の推定値をもたらすエコー
測定器によって実現される。測定されたエコーは、エコ
ーのない理想的な受信信号に出来るだけ近い信号を生じ
させるために、受信信号まで減じられる。標準的なアナ
ログ４＃ｌｉＩ式モデムにおけるディジタル処理システ
ムによるエコーの測定はまた、２つの正確なＡ／Ｄ増幅
増幅伝達反数Ｄ／Ａ減衰伝達関数を含むものである。こ
め特定のケースは、第７Ａ図、第７Ｂ図、並びに以下の
図に関連して詳細に説明されることとなる。
従来、正確な伝達間数、また特に増幅ステップに関連す
るＡ／Ｄ変換、並びに減衰ステップに開運するＤ／Ａ変
換を実施するための、互いに正反対になる２つの伝達関
数の設計は常に、システムの最終コストを必然的に増加
させる調節可能な構成要素及び正確なエレメントを必要
とした。長期のシフトを伴うことから、正確な調整をし
ても正確な伝達関数を保証することはできない。
るＡ／Ｄ変換、並びに減衰ステップに開運するＤ／Ａ変
換を実施するための、互いに正反対になる２つの伝達関
数の設計は常に、システムの最終コストを必然的に増加
させる調節可能な構成要素及び正確なエレメントを必要
とした。長期のシフトを伴うことから、正確な調整をし
ても正確な伝達関数を保証することはできない。
Ｃ０問題点を解決するための手段
従って、互いに正反対の２つの伝達関数、即ち増幅ステ
ップに関連するＡ／Ｄ変換を実行するための第１の伝達
間数、並びに減衰ステップに聞達するＤ／Ａ変換を実行
するための第２の伝達関数を提供することが本発明の１
つの目的である。
ップに関連するＡ／Ｄ変換を実行するための第１の伝達
間数、並びに減衰ステップに聞達するＤ／Ａ変換を実行
するための第２の伝達関数を提供することが本発明の１
つの目的である。
Ａ／Ｄ増幅変換又はＤ／Ａ減衰変換を実行す悉変換シス
テムを提供し、それにより従来のアナログ制御システム
におけるディジタル処理システムの容易な利用を苛′能
にすることが本発明のもう１つの目的である。
テムを提供し、それにより従来のアナログ制御システム
におけるディジタル処理システムの容易な利用を苛′能
にすることが本発明のもう１つの目的である。
Ａ／Ｄ増幅変換又はＤ／Ａ減衰変換を実行するための変
換システムを提供し、それによってデータ制御装置のた
めの安価でしかも高性能なエコーキャンセラの設計を可
能にすることが本発明の更なる目的である。
換システムを提供し、それによってデータ制御装置のた
めの安価でしかも高性能なエコーキャンセラの設計を可
能にすることが本発明の更なる目的である。
この目的を達成するため、アナログ情報をディジタル情
報に変換し又はディジタル情報をアナログ情報に変換す
る本発明の変換装置は、Ａ／Ｄ変換及びＤ／Ａ変換を同
一の構成要素で行うようにしたことを特徴としている。
報に変換し又はディジタル情報をアナログ情報に変換す
る本発明の変換装置は、Ａ／Ｄ変換及びＤ／Ａ変換を同
一の構成要素で行うようにしたことを特徴としている。
以下、本発明の作用を実施例とともに説明する。
Ｄ、実施例
はじめに、実施例を概説する。
本発明に従って、増幅ステップに開運するアナログ・デ
ィジタル（Ａ／Ｄ）変換又は減衰ステップに関連するデ
ィジタル・アナログ（Ｄ／Ａ）変換を実行するための変
換システムが提供されている。このシステムは、処理す
べき（即ちアナログに変換し、その後に減衰管べき）入
力ディジタル語を受は取るための装置（１１５）、並び
に処理すべき（即ちスケ−リンクの目的のために増幅し
、その後にディジタルに変換すべき）入力アナログ量を
受は取るための装置（１６５）を含む、このシステムは
また、ディジタル・アナログ（Ｄ／Ａ）変換器（１１０
）、Ｄ／Ａ変換器（１１０）のアナログ出力を減衰させ
るための減衰器（１２０）、並びに処理すべき入力アナ
ログ量の値と上記減衰器（１２０）の出力を比較するた
めの比較機構（１５０）も含、んでいる、Ｄ／Ａ減衰プ
ロセスの処理は、Ｄ／Ａ変換器（１１０）と減衰器（１
２０）の双方によって実行される。Ａ／Ｄ増幅プロセス
を達成するために、上記システムは更に、Ｄ／Ａ変換器
（１１０）に一連のディジタル語を発生させるための装
置（１４０）、並びにこのシーケンスの間に、比較機構
（１５０）の双方の入力間の差を最小にするディジタル
量を記憶されるための装置（２２０）を含む。このディ
ジタル量は、増瑞されたアナログ入力量のディジタル表
現として抽出される。入−／Ｄ増幅及びＤ／Ａ減衰の双
方の処理が同じ物理的構成要素を伴うので、双方の処理
は互いに正反対の伝達間数を持つ、この回路の典型的な
利用は、エコーキャンセリング技術における利用である
。
ィジタル（Ａ／Ｄ）変換又は減衰ステップに関連するデ
ィジタル・アナログ（Ｄ／Ａ）変換を実行するための変
換システムが提供されている。このシステムは、処理す
べき（即ちアナログに変換し、その後に減衰管べき）入
力ディジタル語を受は取るための装置（１１５）、並び
に処理すべき（即ちスケ−リンクの目的のために増幅し
、その後にディジタルに変換すべき）入力アナログ量を
受は取るための装置（１６５）を含む、このシステムは
また、ディジタル・アナログ（Ｄ／Ａ）変換器（１１０
）、Ｄ／Ａ変換器（１１０）のアナログ出力を減衰させ
るための減衰器（１２０）、並びに処理すべき入力アナ
ログ量の値と上記減衰器（１２０）の出力を比較するた
めの比較機構（１５０）も含、んでいる、Ｄ／Ａ減衰プ
ロセスの処理は、Ｄ／Ａ変換器（１１０）と減衰器（１
２０）の双方によって実行される。Ａ／Ｄ増幅プロセス
を達成するために、上記システムは更に、Ｄ／Ａ変換器
（１１０）に一連のディジタル語を発生させるための装
置（１４０）、並びにこのシーケンスの間に、比較機構
（１５０）の双方の入力間の差を最小にするディジタル
量を記憶されるための装置（２２０）を含む。このディ
ジタル量は、増瑞されたアナログ入力量のディジタル表
現として抽出される。入−／Ｄ増幅及びＤ／Ａ減衰の双
方の処理が同じ物理的構成要素を伴うので、双方の処理
は互いに正反対の伝達間数を持つ、この回路の典型的な
利用は、エコーキャンセリング技術における利用である
。
第１図において、ブロック１００と引用されている、本
発明の実施例を構成する基本的なエレメントが説明され
ている。ブロック１００はディジタル・アナログ（Ｄ／
Ａ ）変換器１１０を含み、上記変換器１１０の出力は
リード線１３５によって減衰器１２０につながれる。減
衰器１２０の出力は、リード、１１１４５によって比較
機構・１５０の入力、並びにサンプル・ホールド（Ｓ／
Ｈ）回路１３０につながれる。Ｓ／Ｈ回路１３０の出力
は、母線１１５を通して制御論理１４０に伝えられたデ
ィジタル出力に反応するアナログ量をリード線１８５に
与える。Ａ／Ｄ変換を実施するために、ブロック１００
はまた、変換すべきアナログ量をリード、１１１６５を
通して受は取り、またその出力をリード線１５５によつ
゛て比較機構１５０の２番目の入力につなぐ第２のサン
プル・ホールド回路１６０も含む、比較機構１５０の出
力は、リード線１７５によって制御論理１４０に送られ
る。制御論理はそれぞれ、リード線１１７、母１１Ｊｉ
ｌ１２７及び１３７、並びにリード線１４７によってＳ
／Ｈ回路１６０、Ｄ／Ａ変換器１１０１減衰器１２０、
並びにＳ／Ｈ回路１３０を制御する。制御論理１４０は
最終的に、Ｓ／Ｈ回路１６０に入れられたアナログ量に
対応するディジタル出力を母線１２５に与える。
発明の実施例を構成する基本的なエレメントが説明され
ている。ブロック１００はディジタル・アナログ（Ｄ／
Ａ ）変換器１１０を含み、上記変換器１１０の出力は
リード線１３５によって減衰器１２０につながれる。減
衰器１２０の出力は、リード、１１１４５によって比較
機構・１５０の入力、並びにサンプル・ホールド（Ｓ／
Ｈ）回路１３０につながれる。Ｓ／Ｈ回路１３０の出力
は、母線１１５を通して制御論理１４０に伝えられたデ
ィジタル出力に反応するアナログ量をリード線１８５に
与える。Ａ／Ｄ変換を実施するために、ブロック１００
はまた、変換すべきアナログ量をリード、１１１６５を
通して受は取り、またその出力をリード線１５５によつ
゛て比較機構１５０の２番目の入力につなぐ第２のサン
プル・ホールド回路１６０も含む、比較機構１５０の出
力は、リード線１７５によって制御論理１４０に送られ
る。制御論理はそれぞれ、リード線１１７、母１１Ｊｉ
ｌ１２７及び１３７、並びにリード線１４７によってＳ
／Ｈ回路１６０、Ｄ／Ａ変換器１１０１減衰器１２０、
並びにＳ／Ｈ回路１３０を制御する。制御論理１４０は
最終的に、Ｓ／Ｈ回路１６０に入れられたアナログ量に
対応するディジタル出力を母線１２５に与える。
減衰ステップに開運するＤ／Ａ変換は、以下のように機
能する。即ち、変換すべきディジタル情報は母線１１５
によって制御論理１４０に入る。
能する。即ち、変換すべきディジタル情報は母線１１５
によって制御論理１４０に入る。
ディジタル量の送信は第１図に置けるように、並列かつ
直列的に実施することができることを注目すべきである
。制御論理１４０は母線１２７を通して、このディジタ
ル量をこのディジタル量のアナログ表現をプログラム式
減衰器（ＡＴＴ）１２０に与えるＤ／Ａ変換器１１０に
伝える。このようぐ計算され減衰されたアナログ量は、
Ａ／Ｄ変換であれ、その友゛対のＤ／Ａ変換であれ、別
の変換についての前のブロックを解除するためにＳ／Ｈ
回路１３０に記憶される。Ｄ／Ａは背景技術において良
く知られた様々なタイプの１つでよい。
直列的に実施することができることを注目すべきである
。制御論理１４０は母線１２７を通して、このディジタ
ル量をこのディジタル量のアナログ表現をプログラム式
減衰器（ＡＴＴ）１２０に与えるＤ／Ａ変換器１１０に
伝える。このようぐ計算され減衰されたアナログ量は、
Ａ／Ｄ変換であれ、その友゛対のＤ／Ａ変換であれ、別
の変換についての前のブロックを解除するためにＳ／Ｈ
回路１３０に記憶される。Ｄ／Ａは背景技術において良
く知られた様々なタイプの１つでよい。
例えばＤ／Ａはレジスタネットワーク、電流源、コンデ
ンサネットワーク、あるいはこれらの組合せを用いるＤ
／Ａ変換器でもよい。Ｄ／Ａ回路は、コンデンサを充電
させる電流源を用いるランプ型Ｄ／Ａ変換器によって、
または同時にもしくは直列的に異なる値のいくつかのラ
ンプでも構成できる。プログラム式減衰器１２０もまた
、従来の減衰装置の１つでよい、プロプラム式減衰器は
通常、制御論理１４０によって制御されたカスケード式
セル及びアナログスイッチを備えたレジスタネットワー
クで構成されている。しかしながら、プログラム式減衰
器は、広＜０ＭＯ８技術を用いたスイッチドキャパシタ
技術を使ってレジスタを統合するスイッチ及びコンデン
サで構成することもできる。Ｓ／Ｈ回路１３０と１６０
の双方は通常、演算増幅器、保持コンデンサ、並びに演
算増幅器の入力ステージを抑制す為ための装置を含む。
ンサネットワーク、あるいはこれらの組合せを用いるＤ
／Ａ変換器でもよい。Ｄ／Ａ回路は、コンデンサを充電
させる電流源を用いるランプ型Ｄ／Ａ変換器によって、
または同時にもしくは直列的に異なる値のいくつかのラ
ンプでも構成できる。プログラム式減衰器１２０もまた
、従来の減衰装置の１つでよい、プロプラム式減衰器は
通常、制御論理１４０によって制御されたカスケード式
セル及びアナログスイッチを備えたレジスタネットワー
クで構成されている。しかしながら、プログラム式減衰
器は、広＜０ＭＯ８技術を用いたスイッチドキャパシタ
技術を使ってレジスタを統合するスイッチ及びコンデン
サで構成することもできる。Ｓ／Ｈ回路１３０と１６０
の双方は通常、演算増幅器、保持コンデンサ、並びに演
算増幅器の入力ステージを抑制す為ための装置を含む。
この技術はバイポーラ技術に良く適している。しがしな
がら、ＣＭＯ５技術は一般的にいくつかの異なる技術を
含み、また特に演算増幅器、少なくとも１つの統合コン
デンサ並びに２つのＣＭＯＳスイッチを含んでいる。
がら、ＣＭＯ５技術は一般的にいくつかの異なる技術を
含み、また特に演算増幅器、少なくとも１つの統合コン
デンサ並びに２つのＣＭＯＳスイッチを含んでいる。
増幅ステップに関連するＡ／Ｄ変換は以下のように実行
される。
される。
リード線１６５に存在するアナログ信号は最初Ｓ／Ｈ回
路１６０に入り、当該回路においてサンプルが記憶され
為、前に述べたように、Ｓ／Ｈ回路によって与えられる
利点は、Ａ／Ｄ変換を開始することができ、アナログサ
ンプルがＳ／Ｈ回路１６０に保持されるとすぐに中断す
ることができ、それからＤ／Ａ変換ステップを続けるこ
とができ、そして最終的に中断が発生した状態でＡ／Ｄ
変換を再開することができるということである。しかし
ながら、中断の可能性がＡ／Ｄ変換プロセスにおいて要
求されなければ、Ｓ／Ｈ回路１６０はなく−でもよい。
路１６０に入り、当該回路においてサンプルが記憶され
為、前に述べたように、Ｓ／Ｈ回路によって与えられる
利点は、Ａ／Ｄ変換を開始することができ、アナログサ
ンプルがＳ／Ｈ回路１６０に保持されるとすぐに中断す
ることができ、それからＤ／Ａ変換ステップを続けるこ
とができ、そして最終的に中断が発生した状態でＡ／Ｄ
変換を再開することができるということである。しかし
ながら、中断の可能性がＡ／Ｄ変換プロセスにおいて要
求されなければ、Ｓ／Ｈ回路１６０はなく−でもよい。
増幅ステップが後に続＜Ａ／Ｄ変換を実施するためは゛
、制御論理１４０は一連の連続的なディジタル量を母Ｉ
Ｊｉ１２７に発生させる。これらのディジタル量はＤ／
Ａ回路（変換器）１１０によってアナログ表現に変換さ
れ、その後減衰器１２０によって減衰される。減衰器１
２０の出力は、比較機構１５０において、前に抽出され
Ｓ／Ｈ回路１６０に保持されたアナログ量と比較するた
めに送られる。比較機構１５０は、制御論理１４０が増
幅されたアナログ入力量の最良のディジタル近似を決め
ることができるようにするため、その２つの入力間の差
の信号を決定するために用いられる。
、制御論理１４０は一連の連続的なディジタル量を母Ｉ
Ｊｉ１２７に発生させる。これらのディジタル量はＤ／
Ａ回路（変換器）１１０によってアナログ表現に変換さ
れ、その後減衰器１２０によって減衰される。減衰器１
２０の出力は、比較機構１５０において、前に抽出され
Ｓ／Ｈ回路１６０に保持されたアナログ量と比較するた
めに送られる。比較機構１５０は、制御論理１４０が増
幅されたアナログ入力量の最良のディジタル近似を決め
ることができるようにするため、その２つの入力間の差
の信号を決定するために用いられる。
ｋを減衰器１２０によって実行された減衰の値であると
する（ ０＜ｋ＜１ ）、Ｄ／Ａ変換の最後の時点で、
次のようになる。
する（ ０＜ｋ＜１ ）、Ｄ／Ａ変換の最後の時点で、
次のようになる。
（制御論理１４０によって与えられたディジタル量）Ｘ
ｋ＝Ｓ／Ｈ回路にロードされたアナログ量従って、 ディジタル量＝（１／ｋ ）ｘ（Ｓ／Ｈ１６０にロード
されたアナログ量） ｋの値は０から１の間モあるので、１／には１から無限
大まで変化しつる。従って、増幅ステップに関連するＡ
／Ｄ変換は、カスケード型Ａ／Ｄ増幅の伝達関数がカス
ケード型り／Ａ減衰の伝達関数の正反対であるという状
態で実行された。
ｋ＝Ｓ／Ｈ回路にロードされたアナログ量従って、 ディジタル量＝（１／ｋ ）ｘ（Ｓ／Ｈ１６０にロード
されたアナログ量） ｋの値は０から１の間モあるので、１／には１から無限
大まで変化しつる。従って、増幅ステップに関連するＡ
／Ｄ変換は、カスケード型Ａ／Ｄ増幅の伝達関数がカス
ケード型り／Ａ減衰の伝達関数の正反対であるという状
態で実行された。
増幅ステップに聞達するＡ／Ｄ変換は、その後で終了す
る。制御論理１４０は、既に述べた、増幅されたアナロ
グ量の最良のディジタル近似である上記ディジタル量を
母線１２５に移す。
る。制御論理１４０は、既に述べた、増幅されたアナロ
グ量の最良のディジタル近似である上記ディジタル量を
母線１２５に移す。
制御論理１４０によって実行される一連の連続的なディ
ジタル量の発生は、別のアルゴリズムによって実現する
ことができる。例えば、上記の発生は逐次近似に基づい
てなすことができる。この場合、制御論理１４０は、最
上位のビット（ＭＳＢ）を１に設定し且つ残りの全ての
ビットを０に設定して、最初にディジタル量を発生させ
る。減衰器１２０の出力がＳ／Ｈ回路１６０にロードさ
れたアナログ量よりも低い場合には、この比較は比較機
構１５０によって実行され、制御論理１４０（よＭＳＢ
の設定を維持し、そうでないときはＭＳＢをリセット量
゛る。それから、制御論理１４０は２番目のビットを１
に設定し、そのようにしてもたらされた２番目のディジ
タル量は同様に処理される。このアルプリズムは、Ａ／
Ｄ変換器がＤ／Ａ変換器を含む限り、−船釣に最も高速
である。
ジタル量の発生は、別のアルゴリズムによって実現する
ことができる。例えば、上記の発生は逐次近似に基づい
てなすことができる。この場合、制御論理１４０は、最
上位のビット（ＭＳＢ）を１に設定し且つ残りの全ての
ビットを０に設定して、最初にディジタル量を発生させ
る。減衰器１２０の出力がＳ／Ｈ回路１６０にロードさ
れたアナログ量よりも低い場合には、この比較は比較機
構１５０によって実行され、制御論理１４０（よＭＳＢ
の設定を維持し、そうでないときはＭＳＢをリセット量
゛る。それから、制御論理１４０は２番目のビットを１
に設定し、そのようにしてもたらされた２番目のディジ
タル量は同様に処理される。このアルプリズムは、Ａ／
Ｄ変換器がＤ／Ａ変換器を含む限り、−船釣に最も高速
である。
一連のディジタル量を発生させるために別のアルプリズ
ムを用いることができる。このアルゴリズムは、可能な
全てのディジタル量を掃引するランプの発生を伴う、こ
の方法は、特に多数のビットがディジタル量に含まれて
いる場合に、前の方法よりもはるかに長いものである。
ムを用いることができる。このアルゴリズムは、可能な
全てのディジタル量を掃引するランプの発生を伴う、こ
の方法は、特に多数のビットがディジタル量に含まれて
いる場合に、前の方法よりもはるかに長いものである。
しかしながら、この方法は本質的に一律の変換を与える
という利点を持つ。
という利点を持つ。
第３図に関連して、発明の好適な実施例が説明されてい
る。この実施例において、制御論理１４０によって実行
されるディジタル量の発生は逐次近似に基づいて行われ
る。第１図に関連して述べられたブロックに加えて、本
発明は２つのレジスタ２１０及び２２０を伴う。レジス
タ？１０は、処理され母線１１５によ弓て送られること
になるディジタル語の値を記憶せせるために設計された
普通の８ビツト・レジスタである。簡単のため、第３図
は８ビツトのディジタル語を伴う発明の詳細な説明して
いるが、８ビツトよりも多いディジタル語あるいは８ビ
ツトよりも少ないディジタル語を同じやり方で利用する
ことができる。レジスタ２２０は、Ａ／Ｄ増幅プロセス
によって与えられたディジタル語の値を記憶する。レジ
スタ２１０の出力は、ＮＡＮＤゲート２３１ないし２８
８につながれる。簡単のため、第３図においては２つの
参照数字、２３１と２３８だけが示された。
る。この実施例において、制御論理１４０によって実行
されるディジタル量の発生は逐次近似に基づいて行われ
る。第１図に関連して述べられたブロックに加えて、本
発明は２つのレジスタ２１０及び２２０を伴う。レジス
タ？１０は、処理され母線１１５によ弓て送られること
になるディジタル語の値を記憶せせるために設計された
普通の８ビツト・レジスタである。簡単のため、第３図
は８ビツトのディジタル語を伴う発明の詳細な説明して
いるが、８ビツトよりも多いディジタル語あるいは８ビ
ツトよりも少ないディジタル語を同じやり方で利用する
ことができる。レジスタ２２０は、Ａ／Ｄ増幅プロセス
によって与えられたディジタル語の値を記憶する。レジ
スタ２１０の出力は、ＮＡＮＤゲート２３１ないし２８
８につながれる。簡単のため、第３図においては２つの
参照数字、２３１と２３８だけが示された。
レジスタ２１０の最上位のビット（ＭＳＢ）は、ＮＡＮ
Ｄゲート２３１の最初の入力につながれる。
Ｄゲート２３１の最初の入力につながれる。
レジスタ２１０の第２位のビットはＮＡＮＤゲート２３
２の最初の人力につながれる。以下、同様である。従っ
てレジスタ２１０の最下位のビット（ＬＳＢ）はＮＡＮ
Ｄゲート２３８の最初の人力につながれる。２３１から
２３８の全ＮＡＮＤゲートの２番目のあらゆる入力は、
インバータ２３０の人力にさらにつながれるｒＡ／Ｄ
−Ｄ／ＡＪ制御リード線２７１′につながれる。２３１
から２３８の８個のＮＡＮＤゲートから成るこの第１シ
リーズの出力は、２２１から２２８の８個のＮＡＮＤゲ
ートから成る第２シリーズにつながれる。簡単のため、
この第２シリーズでも２つの参照数字、即ち２２１と２
２８だけを示した。第１シリーズと第２シリーズとの連
結は以下の通りに行なわれる。即ち、第１シリーズの最
初のＮＡＮＤゲート２３１の出力は第２シリーズの最初
のＮＡＮＤゲート２２１につながれる。同様に、第１シ
リーズの２番目のＮＡＮＤゲート２３２の出力は第２シ
リーズの２番目のＮＡＮＤゲート２２２につながれる。
２の最初の人力につながれる。以下、同様である。従っ
てレジスタ２１０の最下位のビット（ＬＳＢ）はＮＡＮ
Ｄゲート２３８の最初の人力につながれる。２３１から
２３８の全ＮＡＮＤゲートの２番目のあらゆる入力は、
インバータ２３０の人力にさらにつながれるｒＡ／Ｄ
−Ｄ／ＡＪ制御リード線２７１′につながれる。２３１
から２３８の８個のＮＡＮＤゲートから成るこの第１シ
リーズの出力は、２２１から２２８の８個のＮＡＮＤゲ
ートから成る第２シリーズにつながれる。簡単のため、
この第２シリーズでも２つの参照数字、即ち２２１と２
２８だけを示した。第１シリーズと第２シリーズとの連
結は以下の通りに行なわれる。即ち、第１シリーズの最
初のＮＡＮＤゲート２３１の出力は第２シリーズの最初
のＮＡＮＤゲート２２１につながれる。同様に、第１シ
リーズの２番目のＮＡＮＤゲート２３２の出力は第２シ
リーズの２番目のＮＡＮＤゲート２２２につながれる。
以下、同様である。第２シリーズのＮＡＮＤゲート２２
１から２２８の全出力は、Ｄ／Ａ変換器１１０及び個々
の変換サイクル後のＡ／Ｄ増幅処理のディジタル結果を
生成するためにレジスタ２２０の人力にも送られる８ビ
ツトの母線を構成する。
１から２２８の全出力は、Ｄ／Ａ変換器１１０及び個々
の変換サイクル後のＡ／Ｄ増幅処理のディジタル結果を
生成するためにレジスタ２２０の人力にも送られる８ビ
ツトの母線を構成する。
第２シリーズのＮＡＮＤゲート２２１ないし２２８の１
番目の全入力は、第３シリーズの２１１ないし２１８の
８個のＮＡ’ＮＤゲートの出力につながれる。図の中で
は、ＮλＮＤゲート２１１と２２８に対応する参照数字
のみを示した。第２シリーズのＮＡＮＤゲートと第３シ
リーズのＮＡＮＤゲートの関係は以下の通りである。即
ち、第３シリーズの最初のＮＡＮＤゲート２１１の出力
は第２シリーズの最初のＮＡＮＤゲート２２１の２番目
の人力につながれる。同様に、第３シリーズの２番目の
ＮＡＮＤゲート２１２の出力は第一２シリーズの２番目
のＮＡＮＤゲート２２２の二番目の入力につながれる。
番目の全入力は、第３シリーズの２１１ないし２１８の
８個のＮＡ’ＮＤゲートの出力につながれる。図の中で
は、ＮλＮＤゲート２１１と２２８に対応する参照数字
のみを示した。第２シリーズのＮＡＮＤゲートと第３シ
リーズのＮＡＮＤゲートの関係は以下の通りである。即
ち、第３シリーズの最初のＮＡＮＤゲート２１１の出力
は第２シリーズの最初のＮＡＮＤゲート２２１の２番目
の人力につながれる。同様に、第３シリーズの２番目の
ＮＡＮＤゲート２１２の出力は第一２シリーズの２番目
のＮＡＮＤゲート２２２の二番目の入力につながれる。
以下、同様である。最後に、第３シリーズのＮＡＮＤゲ
ート２１８の出力が第２シリーズのＮＡＮＤゲート２２
８の２番目の入力につながれる。第３シリーズのＮＡＮ
Ｄゲート２２１から２２８の最初の全入力は、ＳＡＲブ
ロックから８ビツト語を受は取る８ビツトの母線を構成
する。
ート２１８の出力が第２シリーズのＮＡＮＤゲート２２
８の２番目の入力につながれる。第３シリーズのＮＡＮ
Ｄゲート２２１から２２８の最初の全入力は、ＳＡＲブ
ロックから８ビツト語を受は取る８ビツトの母線を構成
する。
Ｄ／Ａ変換は、以下のように実行される。減衰器１３０
は、「減衰／利得制御」母線２６３によって、要求され
る減衰値に調整される。「Ａ／Ｄ又は・Ｄ ／ Ａ 、
Ｊリード、ｔｇ！２７１は、Ｄ／Ａ変換に対応する高レ
ベルに鰻゛定される。これは、インバータ２３０による
第３シリーズのＮＡＮＤゲートの２１１から２１８の全
てのＮＡＮＤゲートのロッキングを必要とし、インバー
タ２３０の出力は低レベルに設定される。処理すべきデ
ィジタル語はその後、「ディジタル入力ホールド」リー
ドＩｊ１２６４を高レベルに設定することによってレジ
スタ２１０に入り、記憶される。レジスタ２１０は変換
すべきディジタル語がＩＤ／Ａ変換サ変換サイクル上安
定ことを保証されない場合にのみ必要であるということ
に注意すべきである。入力されたディジタル語は従って
Ｄ／Ａ変換器１１０によって変換され、それから減衰器
１２０によって減衰された後、リード線１４５を通して
Ｓ／Ｈ回路１３０の入力に送られる。「アナログ出力ホ
ールド」制御リード線２６７は、Ｓ／Ｈ回路１３０に加
えられたアナログ量がアナログ出力リード線１８５に保
持されるように、高レベルに設定される。
は、「減衰／利得制御」母線２６３によって、要求され
る減衰値に調整される。「Ａ／Ｄ又は・Ｄ ／ Ａ 、
Ｊリード、ｔｇ！２７１は、Ｄ／Ａ変換に対応する高レ
ベルに鰻゛定される。これは、インバータ２３０による
第３シリーズのＮＡＮＤゲートの２１１から２１８の全
てのＮＡＮＤゲートのロッキングを必要とし、インバー
タ２３０の出力は低レベルに設定される。処理すべきデ
ィジタル語はその後、「ディジタル入力ホールド」リー
ドＩｊ１２６４を高レベルに設定することによってレジ
スタ２１０に入り、記憶される。レジスタ２１０は変換
すべきディジタル語がＩＤ／Ａ変換サ変換サイクル上安
定ことを保証されない場合にのみ必要であるということ
に注意すべきである。入力されたディジタル語は従って
Ｄ／Ａ変換器１１０によって変換され、それから減衰器
１２０によって減衰された後、リード線１４５を通して
Ｓ／Ｈ回路１３０の入力に送られる。「アナログ出力ホ
ールド」制御リード線２６７は、Ｓ／Ｈ回路１３０に加
えられたアナログ量がアナログ出力リード線１８５に保
持されるように、高レベルに設定される。
増幅ステップが後に続＜Ａ／Ｄ変換は、以下のように実
行される。
行される。
最初に、プログラム式砲衰器が、既に前に利用された「
減衰／利得制御」リード線２６３によって必要な減衰ス
テップが提供されるように制御される。リード線２６３
に保たれた量が変化しないままである場合には、Ｓ／Ｈ
回路１６０に入ったアナログ量は、前にレジスタ２１０
に入ったディジタル語を処理した伝達間数と正反対の伝
達間数によって処理されることになる。従って、Ａ／Ｄ
変換によって与えられる全体的利得はデシベルの観点か
らはディジタル・アナログ処理によって与えられる減衰
と正反対である。リード線１６５に存在するアナログ量
は高レベルのオンの状態の「アナログ入力ホールド」リ
ード線２６５によって抽出され、Ｓ／Ｈ回路１６０に保
持される。
減衰／利得制御」リード線２６３によって必要な減衰ス
テップが提供されるように制御される。リード線２６３
に保たれた量が変化しないままである場合には、Ｓ／Ｈ
回路１６０に入ったアナログ量は、前にレジスタ２１０
に入ったディジタル語を処理した伝達間数と正反対の伝
達間数によって処理されることになる。従って、Ａ／Ｄ
変換によって与えられる全体的利得はデシベルの観点か
らはディジタル・アナログ処理によって与えられる減衰
と正反対である。リード線１６５に存在するアナログ量
は高レベルのオンの状態の「アナログ入力ホールド」リ
ード線２６５によって抽出され、Ｓ／Ｈ回路１６０に保
持される。
ｒＡ／Ｄ又はＤ／ＡＪリード線２７１は低レベルに設定
され、インバータ２３０によって第１シリーズのＮＡＮ
Ｄゲート２３１から２３８までをロックし、第３シリー
ズのＮＡＮＤゲート２１１から２１８までをアンロック
する。
され、インバータ２３０によって第１シリーズのＮＡＮ
Ｄゲート２３１から２３８までをロックし、第３シリー
ズのＮＡＮＤゲート２１１から２１８までをアンロック
する。
−「中断Ａ／Ｄ」リード線は、リード線に存在する刻時
信号がＮＡ″ＮＤゲート２４０を通して逐次近似レジス
ター（ＳＡＲ）２７６に伝えられるように高レベルに設
定される。レジスタ２７６は、上で説明した逐次近似ア
ルプリズムに従ってディジタル語を供給するための回路
である。この回路は、現在市場で入手できる。Ａ／Ｄ変
換を開始するために、「スタートＡ／Ｄ」制御リード１
１２５０は高レベルに設定され、同一の刻時時間でリセ
ットされる。その結果、ＳＡＲ回路２７６は、最初のデ
ィジタル語（そのＭＳＢを１に設定し、かつ、その他の
ビットな０に設定したもの）を生成する。
信号がＮＡ″ＮＤゲート２４０を通して逐次近似レジス
ター（ＳＡＲ）２７６に伝えられるように高レベルに設
定される。レジスタ２７６は、上で説明した逐次近似ア
ルプリズムに従ってディジタル語を供給するための回路
である。この回路は、現在市場で入手できる。Ａ／Ｄ変
換を開始するために、「スタートＡ／Ｄ」制御リード１
１２５０は高レベルに設定され、同一の刻時時間でリセ
ットされる。その結果、ＳＡＲ回路２７６は、最初のデ
ィジタル語（そのＭＳＢを１に設定し、かつ、その他の
ビットな０に設定したもの）を生成する。
比較機構１５０によって実行され、リード線１７５によ
ってＳＡＲ回路２，７６に伝えられた比較の結果に従い
％ＳＡＲ回路はＭＳＢを修正するかそのままにし、修正
されるかそのままのＭＳＢと第２位のビットを１に設定
し、第３位から第８位のビットな０に設定して、２番目
のディジタル語を生じさせる。この２番目のディジタル
語は処理され、必要であればそれに応じて第２位のビッ
トは修正される。変換の最後゛に、ｒＡ／Ｄ完了」リー
ド線２６０はＳＡＲ回路セフ６によって高レベルに設定
される。「ディジタル出力ホールド」制御リード線２６
６もまた、ＳＡＲ出力をレジスタ２２０に記憶させるた
めにリセットされる。従って、Ａ／Ｄ増幅処理の結果は
外部の装置によって母線１２５から取り出すことができ
る。
ってＳＡＲ回路２，７６に伝えられた比較の結果に従い
％ＳＡＲ回路はＭＳＢを修正するかそのままにし、修正
されるかそのままのＭＳＢと第２位のビットを１に設定
し、第３位から第８位のビットな０に設定して、２番目
のディジタル語を生じさせる。この２番目のディジタル
語は処理され、必要であればそれに応じて第２位のビッ
トは修正される。変換の最後゛に、ｒＡ／Ｄ完了」リー
ド線２６０はＳＡＲ回路セフ６によって高レベルに設定
される。「ディジタル出力ホールド」制御リード線２６
６もまた、ＳＡＲ出力をレジスタ２２０に記憶させるた
めにリセットされる。従って、Ａ／Ｄ増幅処理の結果は
外部の装置によって母線１２５から取り出すことができ
る。
ＮＡＮＤゲート２４０のため、Ａ／Ｄ変換は「中断Ａ／
ＤＪリード線２４０を低レベルに設定することによって
中断させることができる。これは、リード線２６１に存
在する刻時信号のＳＡＲ回路２７６の入力での消失を必
要とする。その結果、ｒＡ／Ｄ又は１０／ＡＪリード線
の切替えは優先的なり／Ａ変換の実行を可能にする。後
のリード線の再切替えとＳＡＲ回路２７６の入力のクロ
ックの再活動化はＡ ／ Ｄ ＊換が中断された場合に
再 −間することを可能にすることとなる。
ＤＪリード線２４０を低レベルに設定することによって
中断させることができる。これは、リード線２６１に存
在する刻時信号のＳＡＲ回路２７６の入力での消失を必
要とする。その結果、ｒＡ／Ｄ又は１０／ＡＪリード線
の切替えは優先的なり／Ａ変換の実行を可能にする。後
のリード線の再切替えとＳＡＲ回路２７６の入力のクロ
ックの再活動化はＡ ／ Ｄ ＊換が中断された場合に
再 −間することを可能にすることとなる。
以上説明した好適な実施例は、ワイヤード論理を含んで
いた。処理装置実現の利用と相入れないそのようなこと
をする利点は、このように可能になづたＤ／Ａ変換の速
度から生じるものである。
いた。処理装置実現の利用と相入れないそのようなこと
をする利点は、このように可能になづたＤ／Ａ変換の速
度から生じるものである。
しかしながら、呂゛業者はワイヤード麺理解法よりも構
成要素の少ない処理装置を実現するために同一の原理が
利用できることに留意すべきである。
成要素の少ない処理装置を実現するために同一の原理が
利用できることに留意すべきである。
第４図に関連して、第２の好適な実施例が説明されてお
り、この中ではＡ／Ｄ変換はランプ波発生に基づいて実
現される。この実施例は、以下で説明される実施例より
も遅いという欠点を持っている。この実施例は、処理装
置又はワイヤード論理技術を含むことができる。簡単の
ため、１つのランプを用いたワイヤード論理による実施
例を説明している。この実施例は、第２図に関連して既
に述べたエレメントに加えて、ランプ波発生器３４０に
よってもたらされたアナログ・ランプの発生と並行して
一連の連続的なディジタル語を作り出すためのアップ／
ダウン・カウンタ３１０を含む、アップ／ダウン・カウ
ンタ３１０には、−本の「データ１０」リード線３５７
によって制御されるＡＮＤゲート３０１ないし３０８に
よって、変換すべきディジタル語をロードすることがで
きる。ディジタル語を運ぶ゛母＄１ｉ１１１５とアップ
／ダウン・カウンタ３１０とめ関係は以下のようである
。即ち、変換すべきディジタル語の最上位のビットが最
初のＡＮＤゲート３０１の最初の入力につながれる。同
様に、母線１１５の２桁目のビットがＡＮＤゲート３０
１ないし３０８のシリーズの２番目のＡＮＤゲート３０
２の最初の入力につながれる。以下、同様である。この
シリーズの全ＡＮＤゲートの２番目の入力は全て、「デ
ータ１０」リード線３５７につながれる。
り、この中ではＡ／Ｄ変換はランプ波発生に基づいて実
現される。この実施例は、以下で説明される実施例より
も遅いという欠点を持っている。この実施例は、処理装
置又はワイヤード論理技術を含むことができる。簡単の
ため、１つのランプを用いたワイヤード論理による実施
例を説明している。この実施例は、第２図に関連して既
に述べたエレメントに加えて、ランプ波発生器３４０に
よってもたらされたアナログ・ランプの発生と並行して
一連の連続的なディジタル語を作り出すためのアップ／
ダウン・カウンタ３１０を含む、アップ／ダウン・カウ
ンタ３１０には、−本の「データ１０」リード線３５７
によって制御されるＡＮＤゲート３０１ないし３０８に
よって、変換すべきディジタル語をロードすることがで
きる。ディジタル語を運ぶ゛母＄１ｉ１１１５とアップ
／ダウン・カウンタ３１０とめ関係は以下のようである
。即ち、変換すべきディジタル語の最上位のビットが最
初のＡＮＤゲート３０１の最初の入力につながれる。同
様に、母線１１５の２桁目のビットがＡＮＤゲート３０
１ないし３０８のシリーズの２番目のＡＮＤゲート３０
２の最初の入力につながれる。以下、同様である。この
シリーズの全ＡＮＤゲートの２番目の入力は全て、「デ
ータ１０」リード線３５７につながれる。
Ｄ／Ａ処理は以下のステップによって開始される。即ち
、「リセット／付勢」リード線３５８が高レベルに設定
され、リード４１１３５８はランプ波発生器３４０をリ
セットする。同様に、「データ１０」リード線３５７は
、ディジタル語がＡＮＤゲート３０１ないし３０８のシ
リーズを通してアップ／ダウン・カウンタ３１０に伝え
られるのを可能にするために設定される。このディジタ
ル語のローディングは高レベルのオンの状態の「ロード
」リード線３５３によって実行される。同様に、「アッ
プ／ダウン」リード線はアップ／ダウン・カウンタ３１
０の′減分操作に対応するレベルに設定される。「減衰
／増幅制御」母線２６３によって制御される減衰器１２
０の適当な減衰を調整した後、「リセット／付勢」リー
ドｔｌｉ１３５８はランプ波発生器３４０とアップ／ダ
ウン・カウンタ３１０の双方の同時スタートを可能にす
るように切替えられる。これは、「リセット／付勢」リ
ード線３５８に存在するレベルを受は取り且つアップ／
ダウン・カウンタ３１０を制御するインバータ３６０に
よって実現される。この瞬間から、アップ／ダウン・カ
ウンタはＡＮＤゲート３０１から３０８までのシリーズ
によってロードされたディジタル量からＯまでの計数を
開始する。アップ／ダウン・カウンタ３１０の出力は、
レジスタ３２０を動かし、８ビツトのＮＯＲゲート３５
０によって解読される８ビツトの母線である。アップ／
ダウン・カウンタ３１０がディジタル量０に達すると直
ちに、後者はｒＤ／Ａ完了」リードｕＡ３５４のレベル
を上げるＮ０ＦＬゲート３５０によって解読される。「
Ｄ／Ａ完了゛」リード線３５４の切替えの結果、「アナ
ログ・永−ルド」リード線３５６は、減衰器１２０によ
って作り出されるアナログ量を対のＳ／Ｈ回路３３０の
最初の段階に記憶させるために設定される。次のＤ／Ａ
処理の時に、対のＳ／８回１１３３０は、最終的には「
アナログ出力」リード線１８５に供給されるアナログ信
号をその最初の段階から２番目の段階に移す、対のＳ／
８回路は、変換時間が変換サイクルの重要部分である場
合に必要である。逆のケースにおいては、第３図に関連
して用いられるもののような通常のＳ／８回路を利用し
てもよい。フィードバック・ループが、アップ／ダウン
・レジスタ３１０の出力の所のＭＳＢをランプ波発生器
３４０につなぐリード線３６２によってＤ／Ａ処理に挿
入される。基本的には、このＭＳＢは統合され、ＭＳＢ
平均信号を発生させる。後者は、ランプ波発生器３４０
によってその出力を、−船釣には電源電圧の中心である
、全アナログ・スケールの中心がＭＳＢが切替る瞬間で
ランプ波発生器の出力と一致−するように調整するため
に利用される。
、「リセット／付勢」リード線３５８が高レベルに設定
され、リード４１１３５８はランプ波発生器３４０をリ
セットする。同様に、「データ１０」リード線３５７は
、ディジタル語がＡＮＤゲート３０１ないし３０８のシ
リーズを通してアップ／ダウン・カウンタ３１０に伝え
られるのを可能にするために設定される。このディジタ
ル語のローディングは高レベルのオンの状態の「ロード
」リード線３５３によって実行される。同様に、「アッ
プ／ダウン」リード線はアップ／ダウン・カウンタ３１
０の′減分操作に対応するレベルに設定される。「減衰
／増幅制御」母線２６３によって制御される減衰器１２
０の適当な減衰を調整した後、「リセット／付勢」リー
ドｔｌｉ１３５８はランプ波発生器３４０とアップ／ダ
ウン・カウンタ３１０の双方の同時スタートを可能にす
るように切替えられる。これは、「リセット／付勢」リ
ード線３５８に存在するレベルを受は取り且つアップ／
ダウン・カウンタ３１０を制御するインバータ３６０に
よって実現される。この瞬間から、アップ／ダウン・カ
ウンタはＡＮＤゲート３０１から３０８までのシリーズ
によってロードされたディジタル量からＯまでの計数を
開始する。アップ／ダウン・カウンタ３１０の出力は、
レジスタ３２０を動かし、８ビツトのＮＯＲゲート３５
０によって解読される８ビツトの母線である。アップ／
ダウン・カウンタ３１０がディジタル量０に達すると直
ちに、後者はｒＤ／Ａ完了」リードｕＡ３５４のレベル
を上げるＮ０ＦＬゲート３５０によって解読される。「
Ｄ／Ａ完了゛」リード線３５４の切替えの結果、「アナ
ログ・永−ルド」リード線３５６は、減衰器１２０によ
って作り出されるアナログ量を対のＳ／Ｈ回路３３０の
最初の段階に記憶させるために設定される。次のＤ／Ａ
処理の時に、対のＳ／８回１１３３０は、最終的には「
アナログ出力」リード線１８５に供給されるアナログ信
号をその最初の段階から２番目の段階に移す、対のＳ／
８回路は、変換時間が変換サイクルの重要部分である場
合に必要である。逆のケースにおいては、第３図に関連
して用いられるもののような通常のＳ／８回路を利用し
てもよい。フィードバック・ループが、アップ／ダウン
・レジスタ３１０の出力の所のＭＳＢをランプ波発生器
３４０につなぐリード線３６２によってＤ／Ａ処理に挿
入される。基本的には、このＭＳＢは統合され、ＭＳＢ
平均信号を発生させる。後者は、ランプ波発生器３４０
によってその出力を、−船釣には電源電圧の中心である
、全アナログ・スケールの中心がＭＳＢが切替る瞬間で
ランプ波発生器の出力と一致−するように調整するため
に利用される。
Ａ／Ｄ処理は、次のように実現される。即ち、「データ
１０」リード線３５７が「リセット／付勢」リード線３
５７によってランプ波発生器をリセットするためにリセ
ットされる。その後で、アップ／ダウン・カウンタ３１
０は「データ１０」リードＩｎ！３５７によってディジ
タル量０に予め設定される。「ロード」リード線３５３
は設定され、「アップ／ダウン」リード線３５２はアッ
プ／ダウン・カウンタ３１０の増分操作に対応するレベ
ルに設定される。減衰器１２０によって与えられる、ラ
ンプ波発生器３４０のアナログ出力の減衰は、「減衰／
利得制御」母線２６３によって適当な値に調整される。
１０」リード線３５７が「リセット／付勢」リード線３
５７によってランプ波発生器をリセットするためにリセ
ットされる。その後で、アップ／ダウン・カウンタ３１
０は「データ１０」リードＩｎ！３５７によってディジ
タル量０に予め設定される。「ロード」リード線３５３
は設定され、「アップ／ダウン」リード線３５２はアッ
プ／ダウン・カウンタ３１０の増分操作に対応するレベ
ルに設定される。減衰器１２０によって与えられる、ラ
ンプ波発生器３４０のアナログ出力の減衰は、「減衰／
利得制御」母線２６３によって適当な値に調整される。
前に述べたように、「減衰／利得制御」母線が変化しな
いままであるケースにおいては、Ａ／Ｄ増幅プロセスに
よって与えられる全体的な利得がＤ／Ａ減衰プロセスに
よって与えられる減衰と正反対なものとなる。それから
、ランプ波発生器３４０とアップ／ダウン・カウンタ３
１０の双方が同時にスタートするように「すセット／付
勢」リード線゛が切替えられる。減衰器１２０の出力が
リード線１５５によってロードされたアナログ量の値に
達した時に、比較機構は「Ａ／Ｄ完了」リード線３５９
を設定する。その結果、「ディジタル・ホールド」リー
ド線３５５が設定され、カウンタ出力はレジスタ３２０
に送り込まれ、ディジタル量は「ディジタル出力」母線
１２５で利用可能となる。
いままであるケースにおいては、Ａ／Ｄ増幅プロセスに
よって与えられる全体的な利得がＤ／Ａ減衰プロセスに
よって与えられる減衰と正反対なものとなる。それから
、ランプ波発生器３４０とアップ／ダウン・カウンタ３
１０の双方が同時にスタートするように「すセット／付
勢」リード線゛が切替えられる。減衰器１２０の出力が
リード線１５５によってロードされたアナログ量の値に
達した時に、比較機構は「Ａ／Ｄ完了」リード線３５９
を設定する。その結果、「ディジタル・ホールド」リー
ド線３５５が設定され、カウンタ出力はレジスタ３２０
に送り込まれ、ディジタル量は「ディジタル出力」母線
１２５で利用可能となる。
第５図に関して、「ディジタル・ホールド」り一ドｕ！
３５５と「アナログ・ホールド」リード線３５６に存在
する信号をどのようにして発生させることができるかが
説明されている。示された回路は、２つのラッチを構成
する４つのＮＡＮＤゲート４６０，４７０．４８０．４
９０を含む、比較機構１５０によって与えられるｒＡ／
Ｄ完了」リード線の信号は、インバーター４１０を通し
てＮＡＮＤゲート４６０の最初の人力に伝えられる。Ｎ
ＡＮＤゲート４６０の２番目の入力はＮＡＮＤゲート４
７０の出力とつながれる。逆に、ＮＡＮＤゲート４６０
の出力はＮＡＮＤゲート４７０の最初の入力につながれ
る。リード線３５８のリセット信号はＮＡＮＤゲニ−ト
４４０の最初の入力に伝えられ、ＮＡＮＤゲート４４０
の出力はＮＡＮＤゲート４７０の２番目の入力につなが
れる。ＮＡＮＤゲート４４０の２番目の入力は、インバ
ータ４３０を通して同様にＮＡＮＤゲート４５０の最初
の人力に伝えられるリード、１１１３５２の「アップ／
ダウン」信号を受は取る。ＮＡＮＤゲート４５０の２番
目の入力は、リード線３５８から「リセット」信号を受
は取る。後のＮＡＮＤゲート４５０の出力は、ＮＡＮＤ
ゲート４８０の最初の入力につながれる。ＮＡＮＤゲー
ト４８０の２番目の入力は、ＮＡＮＤゲート４９０の出
力につながれる。逆に、ＮＡＮＤゲート４８０の出力は
ＮＡＮＤゲート４９０の最初の入力につながれる。ＮＡ
ＮＤゲート４９０の２番目の人力は、ｒＤ／Ａ完了」の
補数化信号をそれがインバータ４２０によって処理され
た後で受け、取る。
３５５と「アナログ・ホールド」リード線３５６に存在
する信号をどのようにして発生させることができるかが
説明されている。示された回路は、２つのラッチを構成
する４つのＮＡＮＤゲート４６０，４７０．４８０．４
９０を含む、比較機構１５０によって与えられるｒＡ／
Ｄ完了」リード線の信号は、インバーター４１０を通し
てＮＡＮＤゲート４６０の最初の人力に伝えられる。Ｎ
ＡＮＤゲート４６０の２番目の入力はＮＡＮＤゲート４
７０の出力とつながれる。逆に、ＮＡＮＤゲート４６０
の出力はＮＡＮＤゲート４７０の最初の入力につながれ
る。リード線３５８のリセット信号はＮＡＮＤゲニ−ト
４４０の最初の入力に伝えられ、ＮＡＮＤゲート４４０
の出力はＮＡＮＤゲート４７０の２番目の入力につなが
れる。ＮＡＮＤゲート４４０の２番目の入力は、インバ
ータ４３０を通して同様にＮＡＮＤゲート４５０の最初
の人力に伝えられるリード、１１１３５２の「アップ／
ダウン」信号を受は取る。ＮＡＮＤゲート４５０の２番
目の入力は、リード線３５８から「リセット」信号を受
は取る。後のＮＡＮＤゲート４５０の出力は、ＮＡＮＤ
ゲート４８０の最初の入力につながれる。ＮＡＮＤゲー
ト４８０の２番目の入力は、ＮＡＮＤゲート４９０の出
力につながれる。逆に、ＮＡＮＤゲート４８０の出力は
ＮＡＮＤゲート４９０の最初の入力につながれる。ＮＡ
ＮＤゲート４９０の２番目の人力は、ｒＤ／Ａ完了」の
補数化信号をそれがインバータ４２０によって処理され
た後で受け、取る。
説明の簡単のため、Ａ／Ｄ及びＤ／Ａ処理は排他的なも
のとして実行されている。実際に、これらの処理は同期
的である°という条件の元で同時に実行することができ
る。との特定のケースにおいて、２つの別個のカウンタ
が必要とされる。即ち、カウントアツプのためのカウン
タとカウントダウンのためのカウンタである。これは、
第６図に説明されている。即ち、「アップ」カウンタ５
１０と「ダウン」カウンタ５２０は同時に機能すること
ができる。ディジタル・アナログ処理は、次のステップ
によって開始される。「リセット／付勢」リード線３５
８は高レベルに設定され、このリード′ｕＡ３５８はラ
ンプ波発生器３４０をリセットする。先行したものとは
反対に、変換すべきディジタル語は「ロード」リード線
３５２によって直接「ダウン」カウンタ５１０に入れら
れる。「減衰／利得制御」母！２６３によって制御され
る減衰器１２０の適切な減衰数値の調整後、「リセット
／付勢」リード線３５８はランプ波発生器３４０及び「
ダウン」カウンタ５２０の双方の同時スタートを可能に
するように切替えられる。これは、「リセット／付勢」
リード線３５８に存在するレベルを受は取り且つ「ダウ
ン」カウンタ５２０及び「アップ」力６゛ンタ５１０の
双方を制御するインバータ３６０によって再度実現され
る。この瞬間から、「ダウン」カウンタ５２０は、リー
ド線３５１に存在する刻時信号の速度で、前にロードさ
れたディジタル量からＯまでの計数を開始する。
のとして実行されている。実際に、これらの処理は同期
的である°という条件の元で同時に実行することができ
る。との特定のケースにおいて、２つの別個のカウンタ
が必要とされる。即ち、カウントアツプのためのカウン
タとカウントダウンのためのカウンタである。これは、
第６図に説明されている。即ち、「アップ」カウンタ５
１０と「ダウン」カウンタ５２０は同時に機能すること
ができる。ディジタル・アナログ処理は、次のステップ
によって開始される。「リセット／付勢」リード線３５
８は高レベルに設定され、このリード′ｕＡ３５８はラ
ンプ波発生器３４０をリセットする。先行したものとは
反対に、変換すべきディジタル語は「ロード」リード線
３５２によって直接「ダウン」カウンタ５１０に入れら
れる。「減衰／利得制御」母！２６３によって制御され
る減衰器１２０の適切な減衰数値の調整後、「リセット
／付勢」リード線３５８はランプ波発生器３４０及び「
ダウン」カウンタ５２０の双方の同時スタートを可能に
するように切替えられる。これは、「リセット／付勢」
リード線３５８に存在するレベルを受は取り且つ「ダウ
ン」カウンタ５２０及び「アップ」力６゛ンタ５１０の
双方を制御するインバータ３６０によって再度実現され
る。この瞬間から、「ダウン」カウンタ５２０は、リー
ド線３５１に存在する刻時信号の速度で、前にロードさ
れたディジタル量からＯまでの計数を開始する。
「ダウン」カウンタ５２０がディジタル量０に達すると
直ちに、後者はｒＤ／Ａ完了」リード線８５４のレベル
を上げるＮＯＲゲート３５０によって解読される。その
結果、「アナログ・ホールド」リード、ｉ！１Ｉ３５６
は、減衰器１２０によってもたらされるアナログ量を対
のＳ／Ｈ回路３３０の最初の段階へ記憶させるために、
第４図に関する説明の部分に従って設定される。同様に
、次のＤ／Ａ処理のとき、対のＳ／Ｈ回路３３０は最終
的に「アナログ出力」リード線１８５に提供されるアナ
ログ信号をその最初の段階から２番目の段階に送る。
直ちに、後者はｒＤ／Ａ完了」リード線８５４のレベル
を上げるＮＯＲゲート３５０によって解読される。その
結果、「アナログ・ホールド」リード、ｉ！１Ｉ３５６
は、減衰器１２０によってもたらされるアナログ量を対
のＳ／Ｈ回路３３０の最初の段階へ記憶させるために、
第４図に関する説明の部分に従って設定される。同様に
、次のＤ／Ａ処理のとき、対のＳ／Ｈ回路３３０は最終
的に「アナログ出力」リード線１８５に提供されるアナ
ログ信号をその最初の段階から２番目の段階に送る。
Ａ／Ｄ処理は、上記の操作に合わせて同時に達成される
。即ち、ランプ波発生器３４０が「リセット／付勢」リ
ード、１３５８によってリセットされる。リード線３５
２が設爺され、常にリード線５１５に存在するディジタ
ル語０のカウンタ５１０へのロードを開始する。その後
、「リセット／付勢」リード、＊３５８は、ランプ波発
生器３４０と「アップ」カウンタ５１０（及び「ダウン
」カウンタ５２０も）の双方が同時にスタートするよう
に切替えられる。減衰器１２０の出力がリード線１５５
によっ′て加えられたアナログ量の位に達する時、比較
機構がｒＡ／Ｄ完了」リード線３５９を設定する。その
結果、「ディジタル・ホールド」リード線３５５、が設
定され、カウンタの出力はレジスタ３５５に移され、デ
ィジタル量は「ディジタル出力」母線１２５に供給され
る。３５５と３５６のリード線上の「ディジタル・ホー
ルド」信号及び「アナログ・ホールド」信号の発生は、
第５図について上述と同様に実現される。結論として、
Ａ／Ｄ変換とＤ／Ａ変換の双方の同時処理は以下のよう
に要約することができる。即ち、「リセット／付勢」リ
ード線３５８が設定される時に、ランプ波発生器３４０
．ｒアップ」カウンタ５１０、並びに「ダ６゛ン」カウ
ンタ５２０がリセットされる。「ロード」リード線３５
２が設定された時に、「アップ」カウンタ５１０及び「
ダウン」カウンタ５２０にそれぞれ、ディジタル０及び
変換すべきディジタル語がロードされる。「リセット／
付勢」リード線３５８の切替え時に、ランプ波発生器３
４０、「アップ」カウンタ及び「ダウン」カウンタが同
時にスタートする。「アップ」カウンタが、比較機構の
切替えを必要とする量に達した時、Ａ／Ｄ処理の結果で
あるこのディジタル量はレジスタ３２０にロードされる
。同様に、「ダウン」カウンタが値０に達し、Ｎ０Ｆｔ
ゲート３５０によって解読された時、減衰器１２０の出
力の所の対応するアナログ量は対のＳ／Ｈ回路３３０に
記憶される。Ａ／Ｄ及びＤ／Ａの双方の処理が同一の構
成要素を用いるので、それらの処理の伝達関数は互いに
正反対になる。
。即ち、ランプ波発生器３４０が「リセット／付勢」リ
ード、１３５８によってリセットされる。リード線３５
２が設爺され、常にリード線５１５に存在するディジタ
ル語０のカウンタ５１０へのロードを開始する。その後
、「リセット／付勢」リード、＊３５８は、ランプ波発
生器３４０と「アップ」カウンタ５１０（及び「ダウン
」カウンタ５２０も）の双方が同時にスタートするよう
に切替えられる。減衰器１２０の出力がリード線１５５
によっ′て加えられたアナログ量の位に達する時、比較
機構がｒＡ／Ｄ完了」リード線３５９を設定する。その
結果、「ディジタル・ホールド」リード線３５５、が設
定され、カウンタの出力はレジスタ３５５に移され、デ
ィジタル量は「ディジタル出力」母線１２５に供給され
る。３５５と３５６のリード線上の「ディジタル・ホー
ルド」信号及び「アナログ・ホールド」信号の発生は、
第５図について上述と同様に実現される。結論として、
Ａ／Ｄ変換とＤ／Ａ変換の双方の同時処理は以下のよう
に要約することができる。即ち、「リセット／付勢」リ
ード線３５８が設定される時に、ランプ波発生器３４０
．ｒアップ」カウンタ５１０、並びに「ダ６゛ン」カウ
ンタ５２０がリセットされる。「ロード」リード線３５
２が設定された時に、「アップ」カウンタ５１０及び「
ダウン」カウンタ５２０にそれぞれ、ディジタル０及び
変換すべきディジタル語がロードされる。「リセット／
付勢」リード線３５８の切替え時に、ランプ波発生器３
４０、「アップ」カウンタ及び「ダウン」カウンタが同
時にスタートする。「アップ」カウンタが、比較機構の
切替えを必要とする量に達した時、Ａ／Ｄ処理の結果で
あるこのディジタル量はレジスタ３２０にロードされる
。同様に、「ダウン」カウンタが値０に達し、Ｎ０Ｆｔ
ゲート３５０によって解読された時、減衰器１２０の出
力の所の対応するアナログ量は対のＳ／Ｈ回路３３０に
記憶される。Ａ／Ｄ及びＤ／Ａの双方の処理が同一の構
成要素を用いるので、それらの処理の伝達関数は互いに
正反対になる。
Ａ／Ｄ及びＤ／Ａの双方の処理を同時に提供する別の可
能性は、１つのカウンタ、並びにカウンタ出力と変換す
べきデイ”ジタル入力とを比較するための同時回路を利
用す葛ことである。上記カウンタは常にカウント・アッ
プを行い、また常にディジタル量０がロードされる。
能性は、１つのカウンタ、並びにカウンタ出力と変換す
べきデイ”ジタル入力とを比較するための同時回路を利
用す葛ことである。上記カウンタは常にカウント・アッ
プを行い、また常にディジタル量０がロードされる。
第７Ａ図及び第７Ｂ図はエコーキャンセラにおける本発
明の典型的な利用を図解している。実際に、１本の通信
路での高速全２重データ通信は、かかる通信が同一の回
線を通じての同時送受信を伴うので、差し迫った実際的
な関心事である。この目的を達成する技術は、送信され
た信号が回線の同一終端の受信部分にフィードバックさ
れないことを保証するメカニズムを提供することである
。
明の典型的な利用を図解している。実際に、１本の通信
路での高速全２重データ通信は、かかる通信が同一の回
線を通じての同時送受信を伴うので、差し迫った実際的
な関心事である。この目的を達成する技術は、送信され
た信号が回線の同一終端の受信部分にフィードバックさ
れないことを保証するメカニズムを提供することである
。
送信器６１０と゛受信器６２０は、ハイブリッド６３０
を通して２線式ライン６４０に共につながれる０通信路
特性（例えば、交換網）を変える環境において、ハイブ
リッド平衡は固定された場合、通信路に簡易整合を提供
することになる。この方式において、ハイブリッドから
漏れたローカル送信信号の痕跡が同時に機能する遠隔の
送信機からの進入信号を妨害することが予測できる。第
７Ａ図（よ、エコーキャンセリングのないシステムを図
解しており、ま赳゛第７Ｂ図はエコーキャンセリング技
術を用いたシステムを図解している。第７Ａ図において
示されるように、受信器６２０に入る信号は、Ｒ＋ ｅ
と示される。最初の語Ｒは遠隔からの信号を表し、２つ
目の語ｅはハイブリッド６３０と通信路６４０の不一致
から来るエコー信号である。決定は、受信器の出力のサ
ンプルを量子化することによって行われる、従来の簡易
平衡ハイブリッド回路を用いたシステムに生じる型通り
遭遇するエコー構成要素は、許容不能な高いエラー率を
もたらす、妨害エコー構成要素を除去するために、ロー
カル受信器は第７Ｂ図におけるのと同様にエコー除去を
実行しなければならない。即ち、エコー推定器６５０に
よってエコー信号ｅを推定し、決定を行う前に、リード
線６１５に存在する進入ｊ信号から上記エコー信号をブ
ロック６６０において減じなければならない。測定は、
リード線６０５の送信された信号Ｔ、リード線６１５の
受信信号Ｒ＋ ｅを処理することによって実行される。
を通して２線式ライン６４０に共につながれる０通信路
特性（例えば、交換網）を変える環境において、ハイブ
リッド平衡は固定された場合、通信路に簡易整合を提供
することになる。この方式において、ハイブリッドから
漏れたローカル送信信号の痕跡が同時に機能する遠隔の
送信機からの進入信号を妨害することが予測できる。第
７Ａ図（よ、エコーキャンセリングのないシステムを図
解しており、ま赳゛第７Ｂ図はエコーキャンセリング技
術を用いたシステムを図解している。第７Ａ図において
示されるように、受信器６２０に入る信号は、Ｒ＋ ｅ
と示される。最初の語Ｒは遠隔からの信号を表し、２つ
目の語ｅはハイブリッド６３０と通信路６４０の不一致
から来るエコー信号である。決定は、受信器の出力のサ
ンプルを量子化することによって行われる、従来の簡易
平衡ハイブリッド回路を用いたシステムに生じる型通り
遭遇するエコー構成要素は、許容不能な高いエラー率を
もたらす、妨害エコー構成要素を除去するために、ロー
カル受信器は第７Ｂ図におけるのと同様にエコー除去を
実行しなければならない。即ち、エコー推定器６５０に
よってエコー信号ｅを推定し、決定を行う前に、リード
線６１５に存在する進入ｊ信号から上記エコー信号をブ
ロック６６０において減じなければならない。測定は、
リード線６０５の送信された信号Ｔ、リード線６１５の
受信信号Ｒ＋ ｅを処理することによって実行される。
この目標は、データ゛・シンボルｂ（ｎ）をトランスパ
ーサルフィルタ辷通すことによって一般的には達成され
る。上記ｂ（ｎ）が２進数の場合には、実現は簡単であ
り、主として加算と減算を必要とする。
ーサルフィルタ辷通すことによって一般的には達成され
る。上記ｂ（ｎ）が２進数の場合には、実現は簡単であ
り、主として加算と減算を必要とする。
しかしながら、受信した信号のレベルはかなり変動する
可能性があり、遠隔のモデムからの遠隔信号Ｒは０から
一４３ｄＢｍの間で変動しつるので、誤差信号を計算す
る場合に適切なスケーリングを行うことが必須である。
可能性があり、遠隔のモデムからの遠隔信号Ｒは０から
一４３ｄＢｍの間で変動しつるので、誤差信号を計算す
る場合に適切なスケーリングを行うことが必須である。
そのようなスケーリングは、利得調整装置、即ちエコー
推定計算の前のアナログ・ディジタル変換の間の自動利
得制御（ＡＧＣ）を伴う、この計算の結果は、変換し、
受信信号にまで減じられる前に減衰しなければならない
推定エコーａのディジタル量を与える。第８図は、その
ような装置を図解している。即ち、ハイブリッド６３０
からの受信信号は、Ａ／Ｄ変換器７３０を最も良く利用
するように、計算の前の適切なスケーリングのためＡＧ
Ｃ７５０に入れられる。Ａ／Ｄブロック７３０による受
信信号Ｒ十℃の増幅及びディジタル形式への変換の後、
後者は推定されたヨ゛コーを抽出するエコー推定器７１
０に入れられる。これは、リード線６０５上の一連のデ
ィジタル量ｂ（ｎ）とＡ／Ｄブロック７３０の出力とを
比較することによって達成される。
推定計算の前のアナログ・ディジタル変換の間の自動利
得制御（ＡＧＣ）を伴う、この計算の結果は、変換し、
受信信号にまで減じられる前に減衰しなければならない
推定エコーａのディジタル量を与える。第８図は、その
ような装置を図解している。即ち、ハイブリッド６３０
からの受信信号は、Ａ／Ｄ変換器７３０を最も良く利用
するように、計算の前の適切なスケーリングのためＡＧ
Ｃ７５０に入れられる。Ａ／Ｄブロック７３０による受
信信号Ｒ十℃の増幅及びディジタル形式への変換の後、
後者は推定されたヨ゛コーを抽出するエコー推定器７１
０に入れられる。これは、リード線６０５上の一連のデ
ィジタル量ｂ（ｎ）とＡ／Ｄブロック７３０の出力とを
比較することによって達成される。
この比較の結果は、推定されたエコーを発生させるため
に設計されたディジタルフィルタの調整の適応プロセス
において用いられる。−船釣には、このディジタルフィ
ルタのタップ係数がリード線６１５上の実際の受信器出
力（Ｒ＋ｅ ）とｂ（ｎ）から構成された理想的出力と
の差である推定された誤差信号の２乗平均を最小にする
ように選ばれる。タップ係数を選ぶ他の何れの方法も用
いることもできる。
に設計されたディジタルフィルタの調整の適応プロセス
において用いられる。−船釣には、このディジタルフィ
ルタのタップ係数がリード線６１５上の実際の受信器出
力（Ｒ＋ｅ ）とｂ（ｎ）から構成された理想的出力と
の差である推定された誤差信号の２乗平均を最小にする
ように選ばれる。タップ係数を選ぶ他の何れの方法も用
いることもできる。
一旦抽出されたら、推定された信号企はアナログ形式に
再変換するためにＤ／Ａブロック７２０に送られる。推
定された信号はその後、現実の受信信号（Ｒ＋ｅ）がブ
ロック７８０によって遅延された後、減算器６６０にお
いて上記受信信号にまで減じられる前に減衰器７４０に
よって減衰させられる。この遅延は、′ワイヤ６１５の
信号とワイヤ６２５の信号との間め処理遅れを償うため
に挿入される。ＡＧＣ７５０によって与えられた利得、
並びに減衰器７４０によってもたらされた減衰は、制御
リードＩｔＩｉＩ７７０を通じてエコー推定器５１０に
よって制御される。第８図に示すように、送信器６１０
及び受信器６２０はそれ自身の中にはエコー除去を持た
ない標準的モデム７６０のフレームを構成することがで
きる。従って、この製品における発明の利用は追加の特
徴として、以前は非常に精巧で且つ高価なデータ制御装
置の中にのみ存在していたそのような可能性を付は加え
ることができる。
再変換するためにＤ／Ａブロック７２０に送られる。推
定された信号はその後、現実の受信信号（Ｒ＋ｅ）がブ
ロック７８０によって遅延された後、減算器６６０にお
いて上記受信信号にまで減じられる前に減衰器７４０に
よって減衰させられる。この遅延は、′ワイヤ６１５の
信号とワイヤ６２５の信号との間め処理遅れを償うため
に挿入される。ＡＧＣ７５０によって与えられた利得、
並びに減衰器７４０によってもたらされた減衰は、制御
リードＩｔＩｉＩ７７０を通じてエコー推定器５１０に
よって制御される。第８図に示すように、送信器６１０
及び受信器６２０はそれ自身の中にはエコー除去を持た
ない標準的モデム７６０のフレームを構成することがで
きる。従って、この製品における発明の利用は追加の特
徴として、以前は非常に精巧で且つ高価なデータ制御装
置の中にのみ存在していたそのような可能性を付は加え
ることができる。
前に述べたように、Ａ／Ｄ増幅ブロックとＤ／Ａ減衰ブ
ロックの伝達間数は互いに正反対のものでなければなら
ない。実際、残余エコーｅは遠隔信号Ｒより３０ｄｂ程
高いことがありうるということに注意すべきである。高
速での高性能は３０ｄｂにおけるＳ／Ｎ比を意味するの
で、エコーはエコー自身より６０ｄｂ以上低い誤差でも
って再生されなければならない。従って、本発明の構成
の利点は明白に一゛る。即ち、Ａ／Ｄ増幅ブロックとＤ
／Ａ減衰ブロックの双方が同じエレメントから構成され
るので、それらの特性は全く同じであるということであ
る。減算機構６６０において実行される減算は、エコー
キャンセラの効率の良さを可能にするために約０．００
１の精度許容範囲を持たなければならない。そのような
許容範囲を持つ減算機構は、第９図における如き演算増
幅器によって容易に製造することができ、４つのレジス
タＲ１、Ｒ２、Ｒ３、Ｒ４によって差動増幅器を作るよ
うに接続することができる。上記のレジスタの値は、同
一の基板上のレーザ・トリミングによって全く同等であ
るように選ぶことができる。
ロックの伝達間数は互いに正反対のものでなければなら
ない。実際、残余エコーｅは遠隔信号Ｒより３０ｄｂ程
高いことがありうるということに注意すべきである。高
速での高性能は３０ｄｂにおけるＳ／Ｎ比を意味するの
で、エコーはエコー自身より６０ｄｂ以上低い誤差でも
って再生されなければならない。従って、本発明の構成
の利点は明白に一゛る。即ち、Ａ／Ｄ増幅ブロックとＤ
／Ａ減衰ブロックの双方が同じエレメントから構成され
るので、それらの特性は全く同じであるということであ
る。減算機構６６０において実行される減算は、エコー
キャンセラの効率の良さを可能にするために約０．００
１の精度許容範囲を持たなければならない。そのような
許容範囲を持つ減算機構は、第９図における如き演算増
幅器によって容易に製造することができ、４つのレジス
タＲ１、Ｒ２、Ｒ３、Ｒ４によって差動増幅器を作るよ
うに接続することができる。上記のレジスタの値は、同
一の基板上のレーザ・トリミングによって全く同等であ
るように選ぶことができる。
エコー推定器７１０の如きディジタル処理装置によって
処理すべきアナログ信号はほとんどの場合、Ａ／Ｄ変換
の前に適切なスケーリングのため増幅しなければならな
いので、増幅ブロック７５０は、Ａ／Ｄブロック７３０
と関連することにも注目しなければならない。しかしな
がら、Ａ／Ｄ変換と増幅器の関連は任゛意のものであり
、本発明は減衰ステップに関連す乞Ａ／Ｄ変換又は増幅
ステップに関連するＤ／Ａ変換を実行するためのシステ
ムを提供するのに適用しつる。この場合、これまでに説
明した減衰器の代わりに増幅器を用いることとなる。
処理すべきアナログ信号はほとんどの場合、Ａ／Ｄ変換
の前に適切なスケーリングのため増幅しなければならな
いので、増幅ブロック７５０は、Ａ／Ｄブロック７３０
と関連することにも注目しなければならない。しかしな
がら、Ａ／Ｄ変換と増幅器の関連は任゛意のものであり
、本発明は減衰ステップに関連す乞Ａ／Ｄ変換又は増幅
ステップに関連するＤ／Ａ変換を実行するためのシステ
ムを提供するのに適用しつる。この場合、これまでに説
明した減衰器の代わりに増幅器を用いることとなる。
Ｅ０発明の詳細
な説明したように、本発明によれば、コスト高になる高
精度の部材を使用することなく、全く逆の間係にある２
つの伝達関数を簡単に実現することができる。
精度の部材を使用することなく、全く逆の間係にある２
つの伝達関数を簡単に実現することができる。
第１図は、本発明の実施例を示す図である。
第２Ａ図及び第２Ｂ図は、従来のアナログプロセス制御
システムにおけるディジタルフィードバック間数の利用
を説明する図である。 第３図は、逐次近似アルゴリズムを含む本発明の好適な
実施例を示す図である。 第４図は、ランプ波発生器を含む第２の好適な実施例を
示す図である。 第５図は、「ディジタル・ホールド」制御信号及び「ア
ナログパホールド」制御信号を発生させる方法を示す図
である。 第６図は、同時的なＡ／Ｄ変換及びＤ／Ａ変換を可能に
する本発明に基づく変換システムを示す図である。 第７Ａ図及び第７Ｂ図は、エコーキャンセラにおける本
発明の利用の基本原理を示す図である。 第８図は、標準的な４，１１１式モデムにおけるエコー
キャンセラの中での本発明の詳細な説明する図である。 第９図は、本発明の好適な実施例において必要とされる
正確な減算機構の１例である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） 笛２Ｂ圀 第７Ｂ日 ＋ （−６０
システムにおけるディジタルフィードバック間数の利用
を説明する図である。 第３図は、逐次近似アルゴリズムを含む本発明の好適な
実施例を示す図である。 第４図は、ランプ波発生器を含む第２の好適な実施例を
示す図である。 第５図は、「ディジタル・ホールド」制御信号及び「ア
ナログパホールド」制御信号を発生させる方法を示す図
である。 第６図は、同時的なＡ／Ｄ変換及びＤ／Ａ変換を可能に
する本発明に基づく変換システムを示す図である。 第７Ａ図及び第７Ｂ図は、エコーキャンセラにおける本
発明の利用の基本原理を示す図である。 第８図は、標準的な４，１１１式モデムにおけるエコー
キャンセラの中での本発明の詳細な説明する図である。 第９図は、本発明の好適な実施例において必要とされる
正確な減算機構の１例である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） 笛２Ｂ圀 第７Ｂ日 ＋ （−６０
Claims (1)
- アナログ情報をディジタル情報に変換し又はディジタル
情報をアナログ情報に変換する変換装置であって、Ａ／
Ｄ変換及びＤ／Ａ変換を同一の構成要素で行うようにし
たことを特徴とする変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP87480016A EP0313706B1 (en) | 1987-10-30 | 1987-10-30 | Analog-to-digital and digital-to-analog conversion system and echo cancellation device including the same |
| EP87480016.2 | 1987-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130625A true JPH01130625A (ja) | 1989-05-23 |
| JP2527793B2 JP2527793B2 (ja) | 1996-08-28 |
Family
ID=8198329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63244709A Expired - Lifetime JP2527793B2 (ja) | 1987-10-30 | 1988-09-30 | 変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5001480A (ja) |
| EP (1) | EP0313706B1 (ja) |
| JP (1) | JP2527793B2 (ja) |
| CA (1) | CA1329831C (ja) |
| DE (1) | DE3778702D1 (ja) |
Families Citing this family (17)
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|---|---|---|---|---|
| JPH07114367B2 (ja) * | 1988-12-27 | 1995-12-06 | 三菱電機株式会社 | 信号処理装置 |
| SE463589B (sv) * | 1989-04-27 | 1990-12-10 | Ericsson Telefon Ab L M | Foerfarande foer att undvika felaktig ekoeliminering och/eller utjaemning till foeljd av olinjaeriteter i en d/a-omvandlare och/eller en a/d-omvandlare i en telekommunikationsanlaeggning, samt anordning foer utoevande av foerfarandet i samband med d/a-omvandling och anordning foer utoevande av foerfarandet i samband med a/d-omvandling |
| US5394437A (en) | 1992-10-20 | 1995-02-28 | At&T Corp. | High-speed modem synchronized to a remote CODEC |
| FI96077C (fi) * | 1992-11-23 | 1996-04-25 | Salon Televisiotehdas Oy | Kytkentäjärjestely digitaalisen audiosignaaliprosessorin virtuaalisen dynamiikka-alueen laajentamiseksi |
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| JP3576430B2 (ja) * | 1999-09-01 | 2004-10-13 | 沖電気工業株式会社 | 自動利得制御器 |
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Citations (2)
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Family Cites Families (11)
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-
1987
- 1987-10-30 EP EP87480016A patent/EP0313706B1/en not_active Expired
- 1987-10-30 DE DE8787480016T patent/DE3778702D1/de not_active Expired - Fee Related
-
1988
- 1988-09-15 CA CA000577546A patent/CA1329831C/en not_active Expired - Fee Related
- 1988-09-30 JP JP63244709A patent/JP2527793B2/ja not_active Expired - Lifetime
- 1988-10-17 US US07/258,936 patent/US5001480A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2527793B2 (ja) | 1996-08-28 |
| EP0313706B1 (en) | 1992-04-29 |
| EP0313706A1 (en) | 1989-05-03 |
| US5001480A (en) | 1991-03-19 |
| CA1329831C (en) | 1994-05-24 |
| DE3778702D1 (de) | 1992-06-04 |
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