JPS6080268A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6080268A JPS6080268A JP58186916A JP18691683A JPS6080268A JP S6080268 A JPS6080268 A JP S6080268A JP 58186916 A JP58186916 A JP 58186916A JP 18691683 A JP18691683 A JP 18691683A JP S6080268 A JPS6080268 A JP S6080268A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらにはバイポーラ型半導体集
積回路装置に適用して特に有効な技術に関するもので、
たとえば、ＩＩＬ（インテグレーテッド・インジェクシ
言ン・ロジック）が形成される半導体集積回路装置にお
ける素子形成に利用して有効な技術に関するものである
。
積回路装置に適用して特に有効な技術に関するもので、
たとえば、ＩＩＬ（インテグレーテッド・インジェクシ
言ン・ロジック）が形成される半導体集積回路装置にお
ける素子形成に利用して有効な技術に関するものである
。
バイポーラ型素子が形成される半導体集積回路装置にあ
っては、そのバイポーラ型素子を形成する領域を電気的
に隔離する分離層（アイソレーション）を形成しなけれ
ばならないが、このことがこの種の半導体集積回路装置
の工程数臭加、素子面撰の増大を招く要因の一つとなっ
ていた。さらにバイポーラ素子自体の特性向上のためベ
ース領域を％いわゆるグラフト措造と呼ばれる複数の拡
散層によって形成する場合には、その複数の拡散層をそ
れぞれに形成することが必要であり、プロセスが複雑化
し工程数がさらに多くなるといった問題が生じる。
っては、そのバイポーラ型素子を形成する領域を電気的
に隔離する分離層（アイソレーション）を形成しなけれ
ばならないが、このことがこの種の半導体集積回路装置
の工程数臭加、素子面撰の増大を招く要因の一つとなっ
ていた。さらにバイポーラ素子自体の特性向上のためベ
ース領域を％いわゆるグラフト措造と呼ばれる複数の拡
散層によって形成する場合には、その複数の拡散層をそ
れぞれに形成することが必要であり、プロセスが複雑化
し工程数がさらに多くなるといった問題が生じる。
この発明の目的は、バイポーラ型素子が形成される半導
体集積回路装置の特性を向上させることができる半導体
技術を提供するものである。
体集積回路装置の特性を向上させることができる半導体
技術を提供するものである。
この発明の前記ならびにそのＩまかの目的と新規な特徴
については、本明細書の記述および添附図面から明かに
なるであろう。
については、本明細書の記述および添附図面から明かに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラ型素子が形成される半導体集積回
路装置において、そのバイポーラ型素子のベース領域の
少なくとも一部を分ＮＩＲと同時に形成すること和より
、グラフトベース借造としバイポーラ型素子の特性の向
上という目的を達成するものである。
路装置において、そのバイポーラ型素子のベース領域の
少なくとも一部を分ＮＩＲと同時に形成すること和より
、グラフトベース借造としバイポーラ型素子の特性の向
上という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるい各文相当する部分は同一
符号で示す。
符号で示す。
第１図から第１０図はこの発明罠係る半導体集積回路装
置の形成工程の要部を順を迫って示す。
置の形成工程の要部を順を迫って示す。
先ず、第１〜１０図に示さ幻る半導体集積回路装置の概
要を説明する。
要を説明する。
第１〜１０図に示す工程によって形成される半導体集積
回路装置には、ｎｐｎ 型バイポーラトランジスタＱ１
お工びＩＩＬが形成される。ＩＩＬは、そのベース領域
３２が複数の拡散層２８．３０によりて栴成されている
０いわゆるグラフト橢造のベース領域により゛Ｃ借成さ
れ【いる。上記バイポーラトランジスＪＱＩ、およびＩ
ＩＬは、エピタキシャル層１２からなる半導体基体に形
成される。
回路装置には、ｎｐｎ 型バイポーラトランジスタＱ１
お工びＩＩＬが形成される。ＩＩＬは、そのベース領域
３２が複数の拡散層２８．３０によりて栴成されている
０いわゆるグラフト橢造のベース領域により゛Ｃ借成さ
れ【いる。上記バイポーラトランジスＪＱＩ、およびＩ
ＩＬは、エピタキシャル層１２からなる半導体基体に形
成される。
この半導体基体すなわちエピタキシャル層１２には、分
離層２０によって電気的に隔離された素子形成領域ａ
１ 、 ａ、２が設けられる。バイポーラトランジスタ
ＱｌおよびＩＩＬはその分離層２０によってで気的に隔
離された素子形成領域！１１゜ａ２内［（れぞれ形成さ
れる。
離層２０によって電気的に隔離された素子形成領域ａ
１ 、 ａ、２が設けられる。バイポーラトランジスタ
ＱｌおよびＩＩＬはその分離層２０によってで気的に隔
離された素子形成領域！１１゜ａ２内［（れぞれ形成さ
れる。
以下、図面に基づいて具体的に説明する。
第１図は、゛この発明の実施例による半導体集積回路装
置を形成するために予備加工された半導体基体を示す・
同図に示す半導体基体は、ｐ型導電不純物が低濃度にド
ーグされたｐ″″型半導体（シリコン）基板ｌＯは、ｎ
型導電不綿物が低儂度にドーグされたシリコン・エピタ
キシャルｍ１２を形成したものである。基板１０とエピ
タキシャル層１２との間には、ｎ厘導電不ｉ物が高濃度
にドープされたｎ＋型埋込層１３が形成さｆｔている。
置を形成するために予備加工された半導体基体を示す・
同図に示す半導体基体は、ｐ型導電不純物が低濃度にド
ーグされたｐ″″型半導体（シリコン）基板ｌＯは、ｎ
型導電不綿物が低儂度にドーグされたシリコン・エピタ
キシャルｍ１２を形成したものである。基板１０とエピ
タキシャル層１２との間には、ｎ厘導電不ｉ物が高濃度
にドープされたｎ＋型埋込層１３が形成さｆｔている。
また、エピタキシャル層１２の表面には酸化膜１８ａ、
ｔ−よび高温生成酸化膜１８ｂが形成されている。
ｔ−よび高温生成酸化膜１８ｂが形成されている。
ここで先ず、第２図に示すように、エピタキシャル層１
２の表面を酸化８１１１ｂをマスクとして用いてエツチ
ング処理する。これにより、エピタキシャル層１２σ）
厚みを部分的に薄くしたｎ部１４．１６を掘る。この溝
部１４．１６は、後述するｐ型分離層２０が形成される
部分（１４）および後述するバイポーラトランジス４Ｑ
１のコレクタ接続用拡散層４２が形成される部分（１６
）にそれぞれ形成される。後者の部分（１６）に形成さ
れる溝部１６は前者の部分（１４）に形成さｈる溝８１
１１４の面方向の延長として形成される。
２の表面を酸化８１１１ｂをマスクとして用いてエツチ
ング処理する。これにより、エピタキシャル層１２σ）
厚みを部分的に薄くしたｎ部１４．１６を掘る。この溝
部１４．１６は、後述するｐ型分離層２０が形成される
部分（１４）および後述するバイポーラトランジス４Ｑ
１のコレクタ接続用拡散層４２が形成される部分（１６
）にそれぞれ形成される。後者の部分（１６）に形成さ
れる溝部１６は前者の部分（１４）に形成さｈる溝８１
１１４の面方向の延長として形成される。
各０部１４．１６はそれぞれ平坦な底面を有する。
その底面から基板ｌＯオでの厚みｄｉは、後述するバイ
ポーラトランジスタＱ ｌ ｉ−ｊびＩＩＬの各ベース
領域２２．３２の深さｄ２よりも薄くなるよう圧する。
ポーラトランジスタＱ ｌ ｉ−ｊびＩＩＬの各ベース
領域２２．３２の深さｄ２よりも薄くなるよう圧する。
その後、酸化［１８ａ、１８ｂを全面除去した後、再び
表面酸化を行なう。
表面酸化を行なう。
次に、第３図に示すように、上記０部１４の底部、およ
び後述するＩＩＬのベース領域３２の全面に、それぞれ
ｐ型導電不純物（ボロンＢ）を低密度イオン打込みする
。このイオン打込みは各部分に対して同時罠行なう。
び後述するＩＩＬのベース領域３２の全面に、それぞれ
ｐ型導電不純物（ボロンＢ）を低密度イオン打込みする
。このイオン打込みは各部分に対して同時罠行なう。
この後、熱拡散処理を行なうと、富４図に示すよう、イ
オン打込みした部分の下にｐ型導電不純物が低Ｐ！Ｉ１
度に選択拡散されて、所定深さｄ２のｐ散拡散層（２０
，２８）が複数個所に同時に形成される。このようにし
て同時罠形成された各ｐ散拡散層（２０，２８）は、素
子形成領域ａｌ。
オン打込みした部分の下にｐ型導電不純物が低Ｐ！Ｉ１
度に選択拡散されて、所定深さｄ２のｐ散拡散層（２０
，２８）が複数個所に同時に形成される。このようにし
て同時罠形成された各ｐ散拡散層（２０，２８）は、素
子形成領域ａｌ。
ａ２を電気的に隔離するｐ型分ｍ層２０・およびベース
領域３２の一部をなすｐ型拡散層２８となる。
領域３２の一部をなすｐ型拡散層２８となる。
続いて、第５図に示すように、ＩＩＬのベース領域３２
において、コレクタ領域以外の部分だけにｐ型導電不純
物（ボロンＢ）を高密度に、イオン打込みする。
において、コレクタ領域以外の部分だけにｐ型導電不純
物（ボロンＢ）を高密度に、イオン打込みする。
この後、熱拡散処理を行なうと、第６図に示すように、
イオン打込みした部分の下にｐ型導電不純物が高濃度に
選択拡散されて、上記ｐ型拡散層２８が拡散さり、た領
域内の一部分に所定深さｄ２のｐ＋型型数散層３０形成
される。そしてこれにより、拡散濃度の異なる２種類の
選択拡散Ｊｔ’Ｍ２８゜３０からなるＩＩＬの、いわゆ
るクラフトｔＩＩＩ造のベース領域３２が構成さｉする
。
イオン打込みした部分の下にｐ型導電不純物が高濃度に
選択拡散されて、上記ｐ型拡散層２８が拡散さり、た領
域内の一部分に所定深さｄ２のｐ＋型型数散層３０形成
される。そしてこれにより、拡散濃度の異なる２種類の
選択拡散Ｊｔ’Ｍ２８゜３０からなるＩＩＬの、いわゆ
るクラフトｔＩＩＩ造のベース領域３２が構成さｉする
。
第７図は第６図におけるグラフト構造のベース領域３２
のＡ−Ａ断面状態を示す。
のＡ−Ａ断面状態を示す。
第６図と第７図とで示すように、ＩＩＬのベース領域３
２は、高濃度拡散部分（３０）の中に低濃度拡散部分（
２８）が筒状に嵌まり込んだ形状となっている。そして
、全体とし【は、一つの連続したベース領域３２を構成
する。
２は、高濃度拡散部分（３０）の中に低濃度拡散部分（
２８）が筒状に嵌まり込んだ形状となっている。そして
、全体とし【は、一つの連続したベース領域３２を構成
する。
この後・ｆＩｔ８１！ＶＫ示すように、上記グラフト構
造のベース領域３２の低濃度拡散部分（２８）。
造のベース領域３２の低濃度拡散部分（２８）。
カラー領域部分（４６）−およびバイポーラトランジス
タＱ１のｐ＋＋ベース領域２２の一部とコレクタ、コン
タクト部（１６）にそれぞれひ素（Ａｓ）などのｎ型導
電不純物を比較的高ａｙ度にイオン打込みする。
タＱ１のｐ＋＋ベース領域２２の一部とコレクタ、コン
タクト部（１６）にそれぞれひ素（Ａｓ）などのｎ型導
電不純物を比較的高ａｙ度にイオン打込みする。
そして、熱拡散処理を行なうと、第９図に示すようにｔ
イオン打込みを行なった部分の下にそれぞれｎｉｌｎ型
導電不純物濃度に選択拡散される。
イオン打込みを行なった部分の下にそれぞれｎｉｌｎ型
導電不純物濃度に選択拡散される。
これにより１バイポーラトランジスタＱ１のエミッタ領
域４０．コレクタ領域４２が形成され、またＩＩＬのマ
ルチコレクタ領域４４およびカラー領域４６がそれぞれ
形成される。
域４０．コレクタ領域４２が形成され、またＩＩＬのマ
ルチコレクタ領域４４およびカラー領域４６がそれぞれ
形成される。
以上のようにして、領域ａ１にｎｐｎ温バイポーラトラ
ンジスタＱｌが、また領域ａ２にＩＩＬがそれぞれ形成
される。
ンジスタＱｌが、また領域ａ２にＩＩＬがそれぞれ形成
される。
この後、第１０図に示すように、アルミニウム５ｏによ
り、バイポーラトランジスタＱ１のエミッタＥｌ、ベー
スＩｌｌ、コレクタＣ１の各電極、およびＩＩＬのイン
ジェクタＩＮＪ、ベースＢ２゜マルチコレク４ＲＣ２１
、Ｃ２２の各電極がそレソｈ、取り出される。また、所
定の配線が行なわわ、るつ′１１お、上記カラー領域４
６は接Ｊｉｂされる。
り、バイポーラトランジスタＱ１のエミッタＥｌ、ベー
スＩｌｌ、コレクタＣ１の各電極、およびＩＩＬのイン
ジェクタＩＮＪ、ベースＢ２゜マルチコレク４ＲＣ２１
、Ｃ２２の各電極がそレソｈ、取り出される。また、所
定の配線が行なわわ、るつ′１１お、上記カラー領域４
６は接Ｊｉｂされる。
以上のようＯでして、 ｎｐｎ 型バイポーラトランジ
スＪＱＩおよびＩＩＬが形成されるのであるが、ここで
注目すべきこととしては、先ず、ＩＩＬのベース領域３
２の−ｇｉｌ（２８）が分離層２ｏの形成と同時の工程
で一緒に形成されることである。
スＪＱＩおよびＩＩＬが形成されるのであるが、ここで
注目すべきこととしては、先ず、ＩＩＬのベース領域３
２の−ｇｉｌ（２８）が分離層２ｏの形成と同時の工程
で一緒に形成されることである。
こＪｌは、分に「層２ｏが形成さｉする部分にｒｌＰｊ
部１４全１４するとともに−このｒｔ部１４の下の厚み
ｄｉを上記ベース領域２２．３２の深さｄ２よりも小食
＜シたことによる。これにより、分離層２０はエピタキ
シャル層１２の下の８板１０ ＩＣ達するまで選択拡散
されて、ｉｌｌｌＰｊ、ａ２をそれぞれ電気的に隔離す
ることができる。
部１４全１４するとともに−このｒｔ部１４の下の厚み
ｄｉを上記ベース領域２２．３２の深さｄ２よりも小食
＜シたことによる。これにより、分離層２０はエピタキ
シャル層１２の下の８板１０ ＩＣ達するまで選択拡散
されて、ｉｌｌｌＰｊ、ａ２をそれぞれ電気的に隔離す
ることができる。
さらに、上述した実施例では、ＩＩＬのベース領域３２
において、マルチコレクタ領域４４り（形成される部分
およびその直下となる部分だけを比較的低濃度のｐ型拡
散周２８によって構成している０これにより亀そのマル
チコレクタ領域４４の直下でのｐ型導電不純物の濃度だ
けを比較的薄くして、当該部分におけるエピタキシャル
層１２からの電子注入効率を高め、高い電流増幅率を得
ることができるようになっている。
において、マルチコレクタ領域４４り（形成される部分
およびその直下となる部分だけを比較的低濃度のｐ型拡
散周２８によって構成している０これにより亀そのマル
チコレクタ領域４４の直下でのｐ型導電不純物の濃度だ
けを比較的薄くして、当該部分におけるエピタキシャル
層１２からの電子注入効率を高め、高い電流増幅率を得
ることができるようになっている。
他方、マルチコレクタ領域４４が形成される以外の部分
は、高濃度のｐ＋派拡散層３０によって構成されている
ことにより、ベース領域３２の全体の抵抗率が大幅に引
き下げられ、これによりＩＩＬ内部に直列に介在する寄
生抵抗値を下げて、その動作速度を高め、かつ見掛は上
の電流増幅率を高めることができる。これとともに、マ
ルチコレクタ領域４４０間に直列に介在する寄生抵抗値
も低減させられ、これ九よりマｌトチコレクタＣ２１゜
Ｃ２２の形成位置による特性の差を少なくすることがで
きる。つまり、インジェクタ領域２４から遠いところの
コレクタ領域Ｃ２２の特性を保障することができるＯ 〔効 果〕 （１）分離層が形成される部分における半導体基体の厚
みを上記バイポーラ型素子σ）ベース領域σ）深さより
も選択的に薄くすることにより噂上記バイポーラ型素子
のベース領域の少なくとも一部を上記分離層とともに同
時に形成する己とができ、これよりエロ数を少なくする
ことができるという効果が得られる。
は、高濃度のｐ＋派拡散層３０によって構成されている
ことにより、ベース領域３２の全体の抵抗率が大幅に引
き下げられ、これによりＩＩＬ内部に直列に介在する寄
生抵抗値を下げて、その動作速度を高め、かつ見掛は上
の電流増幅率を高めることができる。これとともに、マ
ルチコレクタ領域４４０間に直列に介在する寄生抵抗値
も低減させられ、これ九よりマｌトチコレクタＣ２１゜
Ｃ２２の形成位置による特性の差を少なくすることがで
きる。つまり、インジェクタ領域２４から遠いところの
コレクタ領域Ｃ２２の特性を保障することができるＯ 〔効 果〕 （１）分離層が形成される部分における半導体基体の厚
みを上記バイポーラ型素子σ）ベース領域σ）深さより
も選択的に薄くすることにより噂上記バイポーラ型素子
のベース領域の少なくとも一部を上記分離層とともに同
時に形成する己とができ、これよりエロ数を少なくする
ことができるという効果が得られる。
（２）上記バイポーラ現素子としてＩＩＬを形成すルト
トもに、このＩＩＬのベース領域のコレクタ領域とその
直下部分を除・いた部分を、高濃度忙拡散形成すること
により、コレクタに直列に介在する寄生抵抗の値を引き
下げることができ、これにより動作速度を高め、またコ
１／クタの位置による特性の差を少なくすることができ
るというり７＋果が得られる。
トもに、このＩＩＬのベース領域のコレクタ領域とその
直下部分を除・いた部分を、高濃度忙拡散形成すること
により、コレクタに直列に介在する寄生抵抗の値を引き
下げることができ、これにより動作速度を高め、またコ
１／クタの位置による特性の差を少なくすることができ
るというり７＋果が得られる。
（３） また、上記バイポーラ型素子としてＩＩＬを形
成するとともに、このｉ Ｉ Ｌのベース領域のコレク
タ領域とその直下部分を除いた部分を、上記バイポーラ
トランジスタのベース領域と同時に拡散層で構成する一
方、そのコレクタ領域が形成される部分とその直下部分
とを比較的低ｉ＾度の拡散層で構成することにより、そ
のコレクタ領域直下におけるエピタキシャル層からの電
子の注入効率が高められ、これにより高い電流増幅率を
畳上動作速度などの性能を高めることができるという効
果が得られる。
成するとともに、このｉ Ｉ Ｌのベース領域のコレク
タ領域とその直下部分を除いた部分を、上記バイポーラ
トランジスタのベース領域と同時に拡散層で構成する一
方、そのコレクタ領域が形成される部分とその直下部分
とを比較的低ｉ＾度の拡散層で構成することにより、そ
のコレクタ領域直下におけるエピタキシャル層からの電
子の注入効率が高められ、これにより高い電流増幅率を
畳上動作速度などの性能を高めることができるという効
果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１のベース領域２２はＩＩＬのベー
ス領域３２の低濃度拡散部分（２８）と同時に形成する
ようにしてもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１のベース領域２２はＩＩＬのベー
ス領域３２の低濃度拡散部分（２８）と同時に形成する
ようにしてもよい。
以上の説明では主として本発明者によってなさＩｔた発
明をその背景となった利用分野であるバイポーラ型半導
体集積回路装置の素子形成技術に適用した場合について
説明したがｔそれに限定されるものではなく、例えば、
バイポーラ型素子とＭＯ８型素子とが一緒に形成される
、いわゆるＢ１−Ｃ−ＭＯ８型半導体集積回路装置にお
ける素子形成技術などにも適用できる。少なくとも分離
層とペース拡散層とが形成される秦件のものには適用で
きる。
明をその背景となった利用分野であるバイポーラ型半導
体集積回路装置の素子形成技術に適用した場合について
説明したがｔそれに限定されるものではなく、例えば、
バイポーラ型素子とＭＯ８型素子とが一緒に形成される
、いわゆるＢ１−Ｃ−ＭＯ８型半導体集積回路装置にお
ける素子形成技術などにも適用できる。少なくとも分離
層とペース拡散層とが形成される秦件のものには適用で
きる。
第１図はこの発明処係る半導体年債回路装置の形成工程
で使用される予備加工され半導体基板の一部を示す断面
図、 第２図はｇ１図の半導体基体に溝部を形成した状態を示
す断面図。 第３図はｐ型導電不純物を比較的低濃度にイオン打込み
した状態を示す断面図、 第４図はｐ型導電不純物な低ａ広に選択拡散した状態を
示す断面図、 第５図はグラフト借造のベース領域を構成するためＫｐ
ｑ導電不純物を比較的高密度にイオン打込みした状態を
示す断面図、 第６図はクラフト借造のベース領域を構成するためにｐ
型導電不純物を高濃度に選択拡散した状態を示す断面図
、 第７図は第６図のＡ −Ａ断面状態を示す因、第８図は
ｎ型導電不純物を比較的高濃度忙イオン打込みした状態
を示す断面図、 第９図は口型導電不純物を比較的高濃度に選択拡散した
状態を示す断面図、 第１Ｏ図はアルミニウムによる電極の取出しおよび配線
を行なった状態を示す断面図である。 １０・・・ｐ−型半導体（シリコン）基板４１２・・・
半導体基体（ｎ″″型シリコン・エピタキシャル／Ｐ’
り、１３−−・ｎ＋＋埋込層、１４ 、１６−／Ｍ部、
１８ａ・・・表面酸化膜、１８ｂ・・・高温生成酸化膜
、１８Ｃ・・・フォトレジストマスク、２０・・・ｐ＋
型仕分離層２２・・・ｐ＋をベース領域、２４・・・Ｉ
ＪＬのｐ＋捜インジェクタ領域、２８・・・ＩＩＬのベ
ース領域の一部をなすｐ＋型型数散層３０・・−ＩＩＬ
のベース領域の一部をなすｐ型拡散層、３２・・・ＩＬ
Ｌのベース領域・ ４０′・・・ｎ＋＋エミッタ領域、
４２・・・ｎ＋型コレクタ接続用選択拡散層、４４・・
・ＩＩＬＩ７）ｐ＋型マルチコレクタ飴域、４６・・・
ＩＩＬのｎ＋型カラー領域％ ５０・・・アルミニウム
ｓａｄ、ａ２・・・電気的に隔１１４六れた宍子形繍釦
創ｏ１・・ｎｎｎ刑バイボ−ラドランジス＊、ＩＩＬ・
・・イングレーテラ）”−インシエクシ司ン奢ロジック
、Ｂ１・・・−く−ス、Ｅｌ・・・エミッタ、ＣＩ・・
・コレク・夕、ｉＮＪ・・・インジェクタ、Ｂ２・・・
ペース、Ｃ２１，０２２・・・マルチコレクーｐ、ｄｌ
・、・ｎ部の厚み、ｄ２・・・ペース領域の深さ。 代理人 弁理士 高 橋 川」 夫
で使用される予備加工され半導体基板の一部を示す断面
図、 第２図はｇ１図の半導体基体に溝部を形成した状態を示
す断面図。 第３図はｐ型導電不純物を比較的低濃度にイオン打込み
した状態を示す断面図、 第４図はｐ型導電不純物な低ａ広に選択拡散した状態を
示す断面図、 第５図はグラフト借造のベース領域を構成するためＫｐ
ｑ導電不純物を比較的高密度にイオン打込みした状態を
示す断面図、 第６図はクラフト借造のベース領域を構成するためにｐ
型導電不純物を高濃度に選択拡散した状態を示す断面図
、 第７図は第６図のＡ −Ａ断面状態を示す因、第８図は
ｎ型導電不純物を比較的高濃度忙イオン打込みした状態
を示す断面図、 第９図は口型導電不純物を比較的高濃度に選択拡散した
状態を示す断面図、 第１Ｏ図はアルミニウムによる電極の取出しおよび配線
を行なった状態を示す断面図である。 １０・・・ｐ−型半導体（シリコン）基板４１２・・・
半導体基体（ｎ″″型シリコン・エピタキシャル／Ｐ’
り、１３−−・ｎ＋＋埋込層、１４ 、１６−／Ｍ部、
１８ａ・・・表面酸化膜、１８ｂ・・・高温生成酸化膜
、１８Ｃ・・・フォトレジストマスク、２０・・・ｐ＋
型仕分離層２２・・・ｐ＋をベース領域、２４・・・Ｉ
ＪＬのｐ＋捜インジェクタ領域、２８・・・ＩＩＬのベ
ース領域の一部をなすｐ＋型型数散層３０・・−ＩＩＬ
のベース領域の一部をなすｐ型拡散層、３２・・・ＩＬ
Ｌのベース領域・ ４０′・・・ｎ＋＋エミッタ領域、
４２・・・ｎ＋型コレクタ接続用選択拡散層、４４・・
・ＩＩＬＩ７）ｐ＋型マルチコレクタ飴域、４６・・・
ＩＩＬのｎ＋型カラー領域％ ５０・・・アルミニウム
ｓａｄ、ａ２・・・電気的に隔１１４六れた宍子形繍釦
創ｏ１・・ｎｎｎ刑バイボ−ラドランジス＊、ＩＩＬ・
・・イングレーテラ）”−インシエクシ司ン奢ロジック
、Ｂ１・・・−く−ス、Ｅｌ・・・エミッタ、ＣＩ・・
・コレク・夕、ｉＮＪ・・・インジェクタ、Ｂ２・・・
ペース、Ｃ２１，０２２・・・マルチコレクーｐ、ｄｌ
・、・ｎ部の厚み、ｄ２・・・ペース領域の深さ。 代理人 弁理士 高 橋 川」 夫
Claims (1)
- １、 バイポーラトランジスタと集稍注入論甥素−ＦＣ
Ｉ’Ｌ）とを同−半導体基体内に具備する半導体集積回
路装置の製造方法であって、半導体基体の一生面の一部
に選択的托凹部を形成する工程と、前記四部が形成され
た領域および四部が形成されない領域の主面の一部に不
純物を導入して、アイソレーション領域とＰＬのベース
領域とを同時形成する工程と、半導体基体主面の他部丸
・よび前記ＰＬのベース領域の一部に不純物を導入して
、バイポーラトランジスタのペース領域、ＰＬのインジ
ェクタを形成するとともに１２Ｌのベース内に高濃度不
純管領°域を形成する工程とを含むことを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186916A JPS6080268A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186916A JPS6080268A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080268A true JPS6080268A (ja) | 1985-05-08 |
Family
ID=16196933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186916A Pending JPS6080268A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233439A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路 |
-
1983
- 1983-10-07 JP JP58186916A patent/JPS6080268A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233439A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路 |
| JPH0582743B2 (ja) * | 1985-08-06 | 1993-11-22 | Nippon Electric Co |
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