JPS6074652A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6074652A JPS6074652A JP58181990A JP18199083A JPS6074652A JP S6074652 A JPS6074652 A JP S6074652A JP 58181990 A JP58181990 A JP 58181990A JP 18199083 A JP18199083 A JP 18199083A JP S6074652 A JPS6074652 A JP S6074652A
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- JP
- Japan
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- glass
- cap
- base
- groove
- package
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Links
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- 239000011521 glass Substances 0.000 claims abstract description 25
- 238000007789 sealing Methods 0.000 claims description 11
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- 239000000919 ceramic Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置、詳しくは低融点ガラス封止ＩＣパ
ッケージのセラミックキャップおよびベースの封止部に
ガラス流れ留り溝または面取りを設けたパッケージに関
する。
ッケージのセラミックキャップおよびベースの封止部に
ガラス流れ留り溝または面取りを設けたパッケージに関
する。
（２）技術の背景
サーディツプ型のガラス封止パッケージは第１図の分解
側断面図に示され、同図において、１はベース、２はキ
ャップ、３はＩＣの形成された半導体チップ（以下チッ
プという）、４はチップのパッドとり一部５とを接続す
るワイヤ、６は封止用（１） の低融点ガラス（以下ガラスという）を示す。
側断面図に示され、同図において、１はベース、２はキ
ャップ、３はＩＣの形成された半導体チップ（以下チッ
プという）、４はチップのパッドとり一部５とを接続す
るワイヤ、６は封止用（１） の低融点ガラス（以下ガラスという）を示す。
パッケージの組立において、キャップ２には図示の如く
ガラスをプリント技法で塗着し、ベース１にはチップ付
け、ワイヤ配線をなし、しかる後にキャップ２を上また
は下にしてベースとキャップ２を重ね合せ、４７０℃〜
４８０℃の炉内でキャップまたはベースの自重によって
封止する。
ガラスをプリント技法で塗着し、ベース１にはチップ付
け、ワイヤ配線をなし、しかる後にキャップ２を上また
は下にしてベースとキャップ２を重ね合せ、４７０℃〜
４８０℃の炉内でキャップまたはベースの自重によって
封止する。
（３）従来技術と問題点
前記したガラス封止において問題がある。第２図にはガ
ラス封止後のパッケージの一部のリードが設けられた部
分が断面で示されるが、封止後ガラスが点線で示す領域
内に留まっているのであれば特に問題はない。なお第２
図以下において既に図示した部分と同じ部分は同一符号
を付して示す。
ラス封止後のパッケージの一部のリードが設けられた部
分が断面で示されるが、封止後ガラスが点線で示す領域
内に留まっているのであれば特に問題はない。なお第２
図以下において既に図示した部分と同じ部分は同一符号
を付して示す。
しかし実際のガラス封止において、炉内の温度制御が難
しく、また制御が良好になされても炉内の温度にバラツ
キがあり、その結果ガラスが第２図に実線で示す如くに
張り出ることがある。かかる例をガラス流れ不良という
が、それがあると後の工程でリード５が図に見て左右°
方向に動かされ（２） た場合に、図に矢印を付した範囲にあるガラス６にひび
割れ等が生じ、それは密封効果を低下させ、ガラス封止
ＩＣパッケージの品質を低下させることになる。
しく、また制御が良好になされても炉内の温度にバラツ
キがあり、その結果ガラスが第２図に実線で示す如くに
張り出ることがある。かかる例をガラス流れ不良という
が、それがあると後の工程でリード５が図に見て左右°
方向に動かされ（２） た場合に、図に矢印を付した範囲にあるガラス６にひび
割れ等が生じ、それは密封効果を低下させ、ガラス封止
ＩＣパッケージの品質を低下させることになる。
（４）発明の目的
本発明は上記従来の問題に鑑み、ガラス流れ不良による
品質低下の防止されたガラス封止パッケージを提供する
ことを目的とする。
品質低下の防止されたガラス封止パッケージを提供する
ことを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、ガラス封止ＩＣパッ
ケージにおいて、そのベースとキャップの少なくともリ
ード引出し側には、それぞれの封止部外縁に沿ってガラ
ス流れ留りが形成されてなることを特徴とする半導体装
置を提供することによって達成される。
ケージにおいて、そのベースとキャップの少なくともリ
ード引出し側には、それぞれの封止部外縁に沿ってガラ
ス流れ留りが形成されてなることを特徴とする半導体装
置を提供することによって達成される。
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
本発明実施例においては、ベースとキャップの封止部の
外縁に沿ってガラス流れ留りとなる溝または面取りをそ
れぞれ設ける。第３図には本発明（３） にかかるキャップが断面図で示されるが、キャップ２の
封止部のリード引出し側にはガラス流れ留りとなる溝２
を外縁に沿って形成する。１実施例において、溝は０．
２０と呼称される寸法、すなわちそれぞれ０．２ｍｍの
高さと幅に形成した。
外縁に沿ってガラス流れ留りとなる溝または面取りをそ
れぞれ設ける。第３図には本発明（３） にかかるキャップが断面図で示されるが、キャップ２の
封止部のリード引出し側にはガラス流れ留りとなる溝２
を外縁に沿って形成する。１実施例において、溝は０．
２０と呼称される寸法、すなわちそれぞれ０．２ｍｍの
高さと幅に形成した。
ベース１にも同様に溝２を、第１図に類似の第４図に示
される如くに形成する。
される如くに形成する。
そしてベース１とキャップ２との組立は従来例の場合と
全く同様になす。かくして封止した後のパッケージは部
分的に第５図ｔａ＋の斜視図に示され、ガラス流れ不良
のないパッケージが得られた（第５図（ｂ））。なお第
５図（ｂｌは第２図に類似の本発明実施例の一部の断面
図である。
全く同様になす。かくして封止した後のパッケージは部
分的に第５図ｔａ＋の斜視図に示され、ガラス流れ不良
のないパッケージが得られた（第５図（ｂ））。なお第
５図（ｂｌは第２図に類似の本発明実施例の一部の断面
図である。
溝２ａは第５図（ａｌに示される如くリード引出し側の
みの外縁に沿って設けてもよく、または第６図（ａｌ
、 （ｂｌ 、 （Ｃ１の平面図、側面図、正面図に示
される如く４側に外縁に沿って形成してもよい。
みの外縁に沿って設けてもよく、または第６図（ａｌ
、 （ｂｌ 、 （Ｃ１の平面図、側面図、正面図に示
される如く４側に外縁に沿って形成してもよい。
本発明のセラミックキャップは、グリンシートを積層し
て形成するときは、第６図ｆｂｌに見て最上層のグリン
シートを、高さ０．２１に、また各側を（４） 他の層よりも０ 、２ｍｍ小に形成し、積層し、ベーキ
ングして作ってもよく、または第６図に示される形状の
単一体に作ったグリンシートをベーキングして作っても
よい。
て形成するときは、第６図ｆｂｌに見て最上層のグリン
シートを、高さ０．２１に、また各側を（４） 他の層よりも０ 、２ｍｍ小に形成し、積層し、ベーキ
ングして作ってもよく、または第６図に示される形状の
単一体に作ったグリンシートをベーキングして作っても
よい。
また、前記した溝２ａに代えて、第３図に点線２ｂで示
す如くに面取りした構成としてもよい。
す如くに面取りした構成としてもよい。
（７）発明の効果
以上詳細に説明した如く本発明によれば、ガラス流れ不
良の防止されたガラス封止ＩＣパッケージが提供され、
パッケージは密封効果が良く品質低下のおそれのない利
点がある。
良の防止されたガラス封止ＩＣパッケージが提供され、
パッケージは密封効果が良く品質低下のおそれのない利
点がある。
第１図は従来のガラス封止ＩＣパンケージの分解側断面
図、第２図は第１図のパッケージの一部の断面図、第３
図は本発明にかかるキャップの側断面図、第４図は本発
明実施例の分解側断面図、第５図（ａｌは本発明実施例
の部分的斜視図、同図…）は同図（ａｌのパッケージの
一部の断面図、第６図（ａ）。 （ｂｌ 、 （ｃｌは本発明実施例のキャップの平面図
、側面図、正面図である。 （５） １−ベース、２−キャンプ、２ａ−溝、２ｂ−面取り線
、３−・・半導体チップ、４− ワイヤ、５−・リード
、６−ガラス（６） 第１図 第２図 第３図 第４図 第６図 一一一」 （Ｃ）
図、第２図は第１図のパッケージの一部の断面図、第３
図は本発明にかかるキャップの側断面図、第４図は本発
明実施例の分解側断面図、第５図（ａｌは本発明実施例
の部分的斜視図、同図…）は同図（ａｌのパッケージの
一部の断面図、第６図（ａ）。 （ｂｌ 、 （ｃｌは本発明実施例のキャップの平面図
、側面図、正面図である。 （５） １−ベース、２−キャンプ、２ａ−溝、２ｂ−面取り線
、３−・・半導体チップ、４− ワイヤ、５−・リード
、６−ガラス（６） 第１図 第２図 第３図 第４図 第６図 一一一」 （Ｃ）
Claims (1)
- ガラス封止ＩＣパッケージにおいて、そのベースとキャ
ップの少なくともリード引出しく則には、それぞれの封
止部外縁に沿ってガラス流れ留りが形成されてなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181990A JPS6074652A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181990A JPS6074652A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074652A true JPS6074652A (ja) | 1985-04-26 |
Family
ID=16110390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181990A Pending JPS6074652A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62244152A (ja) * | 1986-04-16 | 1987-10-24 | Narumi China Corp | 半導体パッケージ用セラミック基板 |
-
1983
- 1983-09-30 JP JP58181990A patent/JPS6074652A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62244152A (ja) * | 1986-04-16 | 1987-10-24 | Narumi China Corp | 半導体パッケージ用セラミック基板 |
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