JPH06164150A - セラミック多層基板 - Google Patents
セラミック多層基板Info
- Publication number
- JPH06164150A JPH06164150A JP43A JP30876392A JPH06164150A JP H06164150 A JPH06164150 A JP H06164150A JP 43 A JP43 A JP 43A JP 30876392 A JP30876392 A JP 30876392A JP H06164150 A JPH06164150 A JP H06164150A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- layer
- electrode
- dielectric
- ceramic layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】構造的欠陥や成形精度の低下を招くことなく、
電気特性を向上させることができるセラミック多層基板
の提供。 【構成】積層一体化された複数のセラミック基板２から
なるとともにその内部にはコンデンサ３を備え、コンデ
ンサ３は誘電体セラミック層６と、この誘電体セラミッ
ク層６を挟んで対向配置された少なくとも一対の電極層
７，８とからなっており、かつ、前記電極層７，８は、
誘電体セラミック層６と対向している部分の膜厚が他の
部分の膜厚より厚くなっているセラミック多層基板。
電気特性を向上させることができるセラミック多層基板
の提供。 【構成】積層一体化された複数のセラミック基板２から
なるとともにその内部にはコンデンサ３を備え、コンデ
ンサ３は誘電体セラミック層６と、この誘電体セラミッ
ク層６を挟んで対向配置された少なくとも一対の電極層
７，８とからなっており、かつ、前記電極層７，８は、
誘電体セラミック層６と対向している部分の膜厚が他の
部分の膜厚より厚くなっているセラミック多層基板。
Description
【０００１】
【産業上の利用分野】本発明は、内部にコンデンサ等の
回路素子を備えたセラミック多層基板に関する。
回路素子を備えたセラミック多層基板に関する。
【０００２】
【従来の技術】従来からこの種のセラミック多層基板と
して、図２に示すものがある。このセラミック多層基板
５０は、積層一体化された複数のセラミック基板５１，
…と、これらセラミック基板５１の層間に配設されたコ
ンデンサ５２とを備えて構成されている。コンデンサ５
２は積層体の中間に位置するセラミック基板５１，５１
の層間に配設された誘電体セラミック層５３と、この誘
電体セラミック層５３を挟んで対向するセラミック基板
５１，５１の表面および裏面に配設された下部電極層５
４、および上部電極層５５とからなっている。下部電極
層５４はセラミック基板５１の側面まで引き出されてお
り、セラミック基板５１の側面に形成された側面電極５
６に接続されている。上部電極層５５はセラミック基板
５１最上面に形成された表面電極５７にバイアホール５
８を介して接続されている。
して、図２に示すものがある。このセラミック多層基板
５０は、積層一体化された複数のセラミック基板５１，
…と、これらセラミック基板５１の層間に配設されたコ
ンデンサ５２とを備えて構成されている。コンデンサ５
２は積層体の中間に位置するセラミック基板５１，５１
の層間に配設された誘電体セラミック層５３と、この誘
電体セラミック層５３を挟んで対向するセラミック基板
５１，５１の表面および裏面に配設された下部電極層５
４、および上部電極層５５とからなっている。下部電極
層５４はセラミック基板５１の側面まで引き出されてお
り、セラミック基板５１の側面に形成された側面電極５
６に接続されている。上部電極層５５はセラミック基板
５１最上面に形成された表面電極５７にバイアホール５
８を介して接続されている。
【０００３】このセラミック多層基板５０の製造は次の
ようにして行われる。すなわち、所定数のセラミックグ
リーンシートを積層して構成した下側セラミックグリー
ンシート層の上面に銅ペーストを印刷することにより下
部電極層５４を形成し、形成した下部電極層５４の上に
高誘電率の誘電体セラミックペーストを印刷して誘電体
セラミック層５３を形成し、さらに、誘電体セラミック
層５３の上に銅ペーストを印刷して上部電極層５５を形
成する。一方、銅ペーストを充填したバイアホール５８
を備えた上側セラミックグリーンシート層を用意し、こ
の上側セラミックグリーンシート層を下側グリーンシー
ト層の上に積層して圧着する。圧着成形したグリーンシ
ート体を所定の大きさにカットしたのち、その側面に銅
ペーストを印刷して側面電極５６および表面電極５７を
形成し、さらに温度９００℃〜１０００℃，中性
（Ｎ2）雰囲気中で１〜２時間焼成してセラミック多層
基板５０が完成する。
ようにして行われる。すなわち、所定数のセラミックグ
リーンシートを積層して構成した下側セラミックグリー
ンシート層の上面に銅ペーストを印刷することにより下
部電極層５４を形成し、形成した下部電極層５４の上に
高誘電率の誘電体セラミックペーストを印刷して誘電体
セラミック層５３を形成し、さらに、誘電体セラミック
層５３の上に銅ペーストを印刷して上部電極層５５を形
成する。一方、銅ペーストを充填したバイアホール５８
を備えた上側セラミックグリーンシート層を用意し、こ
の上側セラミックグリーンシート層を下側グリーンシー
ト層の上に積層して圧着する。圧着成形したグリーンシ
ート体を所定の大きさにカットしたのち、その側面に銅
ペーストを印刷して側面電極５６および表面電極５７を
形成し、さらに温度９００℃〜１０００℃，中性
（Ｎ2）雰囲気中で１〜２時間焼成してセラミック多層
基板５０が完成する。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
セラミック多層基板５０には高容量を得ることが困難で
あるという問題があった。というのは、従来のセラミッ
ク多層基板５０は、下部電極層５４、誘電体セラミック
層５３および上部電極層５５を印刷製法によって順次積
層してコンデンサ５２を形成している。このような構造
では、ボイド等の構造的欠陥、外形の変形、さらには、
電極の反りといった種々の不都合の原因となるので電極
層５４，５５はできるだけ薄くする必要がある。さらに
は、電極層５４，５５の厚みはセラミック多層基板５０
の表面段差として現れやすく、十分なる成形精度を得る
ためにも電極層５４，５５の厚みはできるだけ薄くする
必要があった。
セラミック多層基板５０には高容量を得ることが困難で
あるという問題があった。というのは、従来のセラミッ
ク多層基板５０は、下部電極層５４、誘電体セラミック
層５３および上部電極層５５を印刷製法によって順次積
層してコンデンサ５２を形成している。このような構造
では、ボイド等の構造的欠陥、外形の変形、さらには、
電極の反りといった種々の不都合の原因となるので電極
層５４，５５はできるだけ薄くする必要がある。さらに
は、電極層５４，５５の厚みはセラミック多層基板５０
の表面段差として現れやすく、十分なる成形精度を得る
ためにも電極層５４，５５の厚みはできるだけ薄くする
必要があった。
【０００５】しかしながら、電極層５４，５５の厚みを
薄くすると、焼成の際に誘電体セラミック層５３中の誘
電体成分がセラミック基板５１中に拡散しやすくなって
しまうという問題が起こる。このような拡散現象は、誘
電体セラミック層５３中にポアを発生させて容量値を下
げてしまうのでコンデンサ５３を高容量化するには非常
に都合の悪いものであった。
薄くすると、焼成の際に誘電体セラミック層５３中の誘
電体成分がセラミック基板５１中に拡散しやすくなって
しまうという問題が起こる。このような拡散現象は、誘
電体セラミック層５３中にポアを発生させて容量値を下
げてしまうのでコンデンサ５３を高容量化するには非常
に都合の悪いものであった。
【０００６】したがって、本発明においては、構造的欠
陥や成形精度の低下を招くことなく、電気特性を向上さ
せることができるセラミック多層基板の提供を目的とし
ている。
陥や成形精度の低下を招くことなく、電気特性を向上さ
せることができるセラミック多層基板の提供を目的とし
ている。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明のセラミック多層基板は、積層一体化
された複数のセラミック基板からなるとともにその内部
には回路素子を備え、前記回路素子は電気機能セラミッ
ク層と、この電気機能セラミック層を挟んで対向配置さ
れた少なくとも一対の電極層とからなっており、かつ、
前記電極層は、前記電気機能セラミック層と対向してい
る部分の膜厚が他の部分の膜厚より厚くなっていること
に特徴を有している。
るために、本発明のセラミック多層基板は、積層一体化
された複数のセラミック基板からなるとともにその内部
には回路素子を備え、前記回路素子は電気機能セラミッ
ク層と、この電気機能セラミック層を挟んで対向配置さ
れた少なくとも一対の電極層とからなっており、かつ、
前記電極層は、前記電気機能セラミック層と対向してい
る部分の膜厚が他の部分の膜厚より厚くなっていること
に特徴を有している。
【０００８】
【作用】上記構成によれば、電気機能セラミック層と対
向している電極層の膜厚を厚くしたので、電気機能セラ
ミック層の成分が焼成の際に拡散することはなくなる。
向している電極層の膜厚を厚くしたので、電気機能セラ
ミック層の成分が焼成の際に拡散することはなくなる。
【０００９】また、電気機能セラミック層と対向してい
ない電極層の膜厚は厚くないので、ボイド等の構造的欠
陥、外形の変形、さらには、電極の反りといった種々の
不都合が起こることはない。
ない電極層の膜厚は厚くないので、ボイド等の構造的欠
陥、外形の変形、さらには、電極の反りといった種々の
不都合が起こることはない。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して詳
細に説明する。図１は、本発明の一実施例のセラミック
多層基板の断面図である。このセラミック多層基板１
は、積層一体化された複数のセラミック基板２，…（例
えばＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系のセラミックからな
っている）とコンデンサ３とを備えている。積層一体化
されたセラミック基板２，…は下側セラミック基板層４
と上側セラミック基板層５とを構成している。コンデン
サ３は誘電体セラミック層６（電気機能セラミック層）
と、上部および下部の各電極層７，８とからなってい
る。誘電体セラミック層６は下側セラミック基板層４と
上側セラミック基板層５との間に配設されており、上
部，下部の各電極層７，８は誘電体セラミック層６を挟
んで各セラミック基板層４，５の表面および裏面に配設
されている。電極層７，８、および誘電体セラミック層
６はＣｕペーストや高誘電率の誘電体セラミックペース
トを下側セラミック基板層４上に順次印刷することによ
って形成されている。
細に説明する。図１は、本発明の一実施例のセラミック
多層基板の断面図である。このセラミック多層基板１
は、積層一体化された複数のセラミック基板２，…（例
えばＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系のセラミックからな
っている）とコンデンサ３とを備えている。積層一体化
されたセラミック基板２，…は下側セラミック基板層４
と上側セラミック基板層５とを構成している。コンデン
サ３は誘電体セラミック層６（電気機能セラミック層）
と、上部および下部の各電極層７，８とからなってい
る。誘電体セラミック層６は下側セラミック基板層４と
上側セラミック基板層５との間に配設されており、上
部，下部の各電極層７，８は誘電体セラミック層６を挟
んで各セラミック基板層４，５の表面および裏面に配設
されている。電極層７，８、および誘電体セラミック層
６はＣｕペーストや高誘電率の誘電体セラミックペース
トを下側セラミック基板層４上に順次印刷することによ
って形成されている。
【００１１】下部電極層８は誘電体セラミック層６と対
向して配置された対向電極部９と、対向電極部９をセラ
ミック基板２の側面まで導出する引き出し電極部１０と
からなっている。引き出し電極部１０はセラミック基板
２の側面に形成された側面電極１１に接続されている。
また、上側セラミック基板層５には上下に貫通してバイ
アホール１２が形成されており、上部電極層７はこのバ
イアホール１２を介してセラミック基板２最上面に形成
された表面電極１３に接続されている。
向して配置された対向電極部９と、対向電極部９をセラ
ミック基板２の側面まで導出する引き出し電極部１０と
からなっている。引き出し電極部１０はセラミック基板
２の側面に形成された側面電極１１に接続されている。
また、上側セラミック基板層５には上下に貫通してバイ
アホール１２が形成されており、上部電極層７はこのバ
イアホール１２を介してセラミック基板２最上面に形成
された表面電極１３に接続されている。
【００１２】次に本実施例の特徴となる構成を述べる。
このセラミック多層基板１は電極層７，８のうち誘電体
セラミック層６と対向する部分の厚みが他の電極層、す
なわち、誘電体セラミック層６と対向していない電極層
の厚みより厚くなっている。具体的には、対向電極部９
および上部電極層７の厚みが引き出し電極部１０の厚み
より厚くなっている。
このセラミック多層基板１は電極層７，８のうち誘電体
セラミック層６と対向する部分の厚みが他の電極層、す
なわち、誘電体セラミック層６と対向していない電極層
の厚みより厚くなっている。具体的には、対向電極部９
および上部電極層７の厚みが引き出し電極部１０の厚み
より厚くなっている。
【００１３】このようにして構成された実施例品および
比較例品ののコンデンサ特性を測定した結果を表１に示
す。この測定においては表１に示すように、上部電極層
７、下部電極層８ともにその厚みがすべて１．７μｍで
あるものを比較例品１とし、下部電極層８は比較例品１
と同様すべて１．７μｍの厚みであるものの上部電極層
７の厚みが６．０μｍであるものを比較例品２とした。
これに対して、引き出し電極部１０の厚みは１．７μｍ
であるものの、上部電極層７、および対向電極部９の厚
みが６．０μｍと厚いものを実施例品とした。そして、
これらを同一の焼成条件で焼成してセラミック多層基板
を形成した。なお、これらすべてのセラミック多層基板
においては、誘電体セラミック層６の厚みをすべて１２
μｍに統一している。
比較例品ののコンデンサ特性を測定した結果を表１に示
す。この測定においては表１に示すように、上部電極層
７、下部電極層８ともにその厚みがすべて１．７μｍで
あるものを比較例品１とし、下部電極層８は比較例品１
と同様すべて１．７μｍの厚みであるものの上部電極層
７の厚みが６．０μｍであるものを比較例品２とした。
これに対して、引き出し電極部１０の厚みは１．７μｍ
であるものの、上部電極層７、および対向電極部９の厚
みが６．０μｍと厚いものを実施例品とした。そして、
これらを同一の焼成条件で焼成してセラミック多層基板
を形成した。なお、これらすべてのセラミック多層基板
においては、誘電体セラミック層６の厚みをすべて１２
μｍに統一している。
【００１４】
【表１】
【００１５】この表から明らかなように、上部電極層
７、下部電極層８ともに薄い比較例品１では、誘電体セ
ラミック層６から誘電体成分が拡散してポアが発生する
ので、誘電率も低く低容量となっている。また、上部電
極層７の厚みは厚いが下部電極層８が薄い比較例品２は
誘電体セラミック成分の拡散は比較例品１よりは少な
く、誘電率、容量とも若干はよくなってるが十分とはい
えない。これに対して、上部側、下部側とも誘電体層６
に対向している電極部部位の厚みが厚い実施例品は、誘
電体成分の拡散を確実に防ぐことができるので、誘電
率、容量とも好結果が得られている。
７、下部電極層８ともに薄い比較例品１では、誘電体セ
ラミック層６から誘電体成分が拡散してポアが発生する
ので、誘電率も低く低容量となっている。また、上部電
極層７の厚みは厚いが下部電極層８が薄い比較例品２は
誘電体セラミック成分の拡散は比較例品１よりは少な
く、誘電率、容量とも若干はよくなってるが十分とはい
えない。これに対して、上部側、下部側とも誘電体層６
に対向している電極部部位の厚みが厚い実施例品は、誘
電体成分の拡散を確実に防ぐことができるので、誘電
率、容量とも好結果が得られている。
【００１６】拡散を防止できる理由としては上記のほ
か、厚い電極層を形成するためには必然的に電極層形成
ペースト中の金属成分（例えばＣｕ）の含有率が増大す
るので、形成される電極層の緻密さが増しそのために拡
散防止の確実性が増すことも考えられる。
か、厚い電極層を形成するためには必然的に電極層形成
ペースト中の金属成分（例えばＣｕ）の含有率が増大す
るので、形成される電極層の緻密さが増しそのために拡
散防止の確実性が増すことも考えられる。
【００１７】また、電極層の厚みが厚い場合、電極層を
構成する金属ペースト中の残留バインダーが焼成の際に
ボイド（このようなボイドは引き出し電極部１０と側面
電極１１との接続部に発生しやすい）、外形変形、およ
び電極層の反りを引き起こす原因になるが、実施例品で
は、誘電体層６と対向する部分のみ電極層の厚みを厚く
し、他の部分（具体的には引き出し電極部１０）は薄い
ままである。そのため、上記したような構造的欠陥や成
形精度低下を引き起こすことはない。
構成する金属ペースト中の残留バインダーが焼成の際に
ボイド（このようなボイドは引き出し電極部１０と側面
電極１１との接続部に発生しやすい）、外形変形、およ
び電極層の反りを引き起こす原因になるが、実施例品で
は、誘電体層６と対向する部分のみ電極層の厚みを厚く
し、他の部分（具体的には引き出し電極部１０）は薄い
ままである。そのため、上記したような構造的欠陥や成
形精度低下を引き起こすことはない。
【００１８】誘電体セラミック層６を挟んで対向配置さ
れた電極層７，８の厚みは４〜８μｍの範囲で選定され
る。これは４μｍ未満では誘電体セラミック層６からそ
の成分が拡散してポアが発生し、誘電率が低くなって低
容量となる。また、８μｍを越えると、セラミック多層
基板に外形変形が生じるからである。
れた電極層７，８の厚みは４〜８μｍの範囲で選定され
る。これは４μｍ未満では誘電体セラミック層６からそ
の成分が拡散してポアが発生し、誘電率が低くなって低
容量となる。また、８μｍを越えると、セラミック多層
基板に外形変形が生じるからである。
【００１９】また、その他の部分の電極層の厚みは１〜
３μｍの範囲で選定される。これは、１μｍ未満になる
と、たとえば側面電極１１との接触不良が生じやすくな
るという問題があり、導通の信頼性が落ちることにな
る。また、３μｍを越えると、ペーストの脱バインダー
が十分に行われず、たとえば、側面電極１１との接触部
においてボイドが発生し、外形変形および電極層７，８
の反りを引き起こすからである。
３μｍの範囲で選定される。これは、１μｍ未満になる
と、たとえば側面電極１１との接触不良が生じやすくな
るという問題があり、導通の信頼性が落ちることにな
る。また、３μｍを越えると、ペーストの脱バインダー
が十分に行われず、たとえば、側面電極１１との接触部
においてボイドが発生し、外形変形および電極層７，８
の反りを引き起こすからである。
【００２０】なお、上記実施例はコンデンサを内蔵した
多層基板において本発明を実施したものであったが、本
発明はこのような構造に限るものではなく、抵抗、イン
ダクタといった他の回路素子を内蔵した多層基板におい
ても同様に実施できるのはいうまでもない。
多層基板において本発明を実施したものであったが、本
発明はこのような構造に限るものではなく、抵抗、イン
ダクタといった他の回路素子を内蔵した多層基板におい
ても同様に実施できるのはいうまでもない。
【００２１】
【発明の効果】以上のように本発明によれば、電気機能
セラミック層と対向している電極層の膜厚を厚くしたの
で、電気機能セラミック層の成分が焼成の際に拡散する
ことはなくなった。そのため、このような拡散に起因す
る電気機能セラミック層中のポアは発生しなくなり、そ
の分、電気特性を向上させることができるようになっ
た。
セラミック層と対向している電極層の膜厚を厚くしたの
で、電気機能セラミック層の成分が焼成の際に拡散する
ことはなくなった。そのため、このような拡散に起因す
る電気機能セラミック層中のポアは発生しなくなり、そ
の分、電気特性を向上させることができるようになっ
た。
【００２２】また、電気機能セラミック層と対向してい
ない電極層の膜厚は薄いままなので、ボイド等の構造的
欠陥、外形の変形、さらには、電極の反りといった種々
の不都合を起こすことなく、精度よくセラミック多層基
板を形成することができる。
ない電極層の膜厚は薄いままなので、ボイド等の構造的
欠陥、外形の変形、さらには、電極の反りといった種々
の不都合を起こすことなく、精度よくセラミック多層基
板を形成することができる。
【図１】本発明の一実施例に係るセラミック多層基板の
構成を示す断面図である。
構成を示す断面図である。
【図２】従来例のセラミック多層基板の構成を示す断面
図である。
図である。
２ セラミック基板 ３ コンデンサ（回路素子） ６ 誘電体セラミック層（電気機能セラミック層） ７，８ 電極層
Claims (1)
- 【請求項１】積層一体化された複数のセラミック基板
（２）からなるとともにその内部には回路素子（３）を
備え、前記回路素子（３）は電気機能セラミック層
（６）と、この電気機能セラミック層（６）を挟んで対
向配置された少なくとも一対の電極層（７，８）とから
なっており、かつ、前記電極層（７，８）は、前記電気
機能セラミック層（６）と対向している部分の膜厚が他
の部分の膜厚より厚くなっていることを特徴とするセラ
ミック多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164150A (ja) | 1992-11-18 | 1992-11-18 | セラミック多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164150A (ja) | 1992-11-18 | 1992-11-18 | セラミック多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164150A true JPH06164150A (ja) | 1994-06-10 |
Family
ID=17985006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06164150A (ja) | 1992-11-18 | 1992-11-18 | セラミック多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164150A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6789956B2 (en) | 2001-12-19 | 2004-09-14 | Matsushita Electric Industrial Co., Ltd. | Optical module |
| US7141129B2 (en) * | 2001-12-13 | 2006-11-28 | Harris Corporation | Electronic module including a low temperature co-fired ceramic (LTCC) substrate with a capacitive structure embedded therein and related methods |
| US7239013B2 (en) | 2002-07-18 | 2007-07-03 | Hitachi Chemical Co., Ltd. | Multilayer wiring board, method for producing the same, semiconductor device and radio electronic device |
| JP2007184369A (ja) * | 2006-01-05 | 2007-07-19 | Kyocera Corp | 配線基板とその製造方法 |
| US7385286B2 (en) | 2001-06-05 | 2008-06-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor module |
| DE10295940B4 (de) * | 2001-01-31 | 2013-04-04 | Sony Corp. | Verfahren zur Herstellung einer Halbleitereinrichtung mit einem plattenförmigen Schaltungsblock |
-
1992
- 1992-11-18 JP JP43A patent/JPH06164150A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10295940B4 (de) * | 2001-01-31 | 2013-04-04 | Sony Corp. | Verfahren zur Herstellung einer Halbleitereinrichtung mit einem plattenförmigen Schaltungsblock |
| US7385286B2 (en) | 2001-06-05 | 2008-06-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor module |
| US7141129B2 (en) * | 2001-12-13 | 2006-11-28 | Harris Corporation | Electronic module including a low temperature co-fired ceramic (LTCC) substrate with a capacitive structure embedded therein and related methods |
| US6789956B2 (en) | 2001-12-19 | 2004-09-14 | Matsushita Electric Industrial Co., Ltd. | Optical module |
| CN100358148C (zh) * | 2001-12-19 | 2007-12-26 | 松下电器产业株式会社 | 光模件 |
| US7239013B2 (en) | 2002-07-18 | 2007-07-03 | Hitachi Chemical Co., Ltd. | Multilayer wiring board, method for producing the same, semiconductor device and radio electronic device |
| US7592250B2 (en) | 2002-07-18 | 2009-09-22 | Hitachi Chemical Company, Ltd. | Multilayer wiring board, manufacturing method thereof, semiconductor device, and wireless electronic device |
| JP2007184369A (ja) * | 2006-01-05 | 2007-07-19 | Kyocera Corp | 配線基板とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2943380B2 (ja) | 積層セラミックコンデンサとその製造方法 | |
| US5655209A (en) | Multilayer ceramic substrates having internal capacitor, and process for producing same | |
| JP2970030B2 (ja) | 積層セラミックコンデンサとその製造方法およびそれに用いる外部電極用ペースト | |
| JP2002015939A (ja) | 積層型電子部品およびその製法 | |
| JPH06164150A (ja) | セラミック多層基板 | |
| JP2001102243A (ja) | 貫通型コンデンサ | |
| JP2555638B2 (ja) | 多層セラミック基板の製造方法 | |
| JP4122612B2 (ja) | 低温焼成セラミック回路基板 | |
| JP2001156454A (ja) | 多層セラミック基板およびその製造方法 | |
| JP2780408B2 (ja) | 角板型チップ抵抗器 | |
| JPH09260192A (ja) | 積層コンデンサ | |
| JP2000164451A (ja) | 積層セラミックコンデンサ | |
| JPH04311015A (ja) | 積層セラミックコンデンサ | |
| JP2001126956A (ja) | 貫通型コンデンサ | |
| JPH09120930A (ja) | 積層セラミックコンデンサ | |
| JP2555639B2 (ja) | 多層セラミック基板の製造方法 | |
| JP2775936B2 (ja) | セラミック電子部品の製造方法 | |
| JPS5972715A (ja) | 積層コンデンサ | |
| JPH08273970A (ja) | 積層セラミック電子部品 | |
| JPH1167574A (ja) | セラミック電子部品及びその製造方法 | |
| JP2989319B2 (ja) | 積層セラミックコンデンサにおける外部電極の形成方法 | |
| JPH022318B2 (ja) | ||
| EP1378347A1 (en) | Method for reducing shrinkage during sintering low-temperature ceramic | |
| JPH09260197A (ja) | 積層電子部品 | |
| JPH10284338A (ja) | 積層セラミック電子部品およびその製造方法 |