JPS6073777A - マルチプロセツサ転送制御方式 - Google Patents

マルチプロセツサ転送制御方式

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JPS6073777A
JPS6073777A JP18341083A JP18341083A JPS6073777A JP S6073777 A JPS6073777 A JP S6073777A JP 18341083 A JP18341083 A JP 18341083A JP 18341083 A JP18341083 A JP 18341083A JP S6073777 A JPS6073777 A JP S6073777A
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JP
Japan
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station
processors
command
processor
information table
Prior art date
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Pending
Application number
JP18341083A
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English (en)
Inventor
Riyoujirou Aoki
青木 瞭二郎
Juichi Igawa
井川 寿一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Tateisi Electronics Co
Omron Tateisi Electronics Co
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Publication date
Application filed by Tateisi Electronics Co, Omron Tateisi Electronics Co filed Critical Tateisi Electronics Co
Priority to JP18341083A priority Critical patent/JPS6073777A/ja
Publication of JPS6073777A publication Critical patent/JPS6073777A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/161Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の分野) 本発明は、マルチプロセッサ転送制御方式に関する。
(従来技術とその問題点) 従来技術では、複数のプロセッサが結合されたマルチプ
ロセッサ転送制御システムにおいて、プロセッサ間のデ
ータ転送を行なう場合、転送される個々のデータの種類
と性質、ならびにその量に着目して、対向するプロセッ
サの インタフェースごとにプログラムを作成していた
。したがって、このシステムを構成するプロセッサの数
が多くなると、そのインタフェースの数も多くなり、そ
の数だけプログラムを作成しなければならない状態にあ
った。しかも、システムを構成するプロセッサの数が多
くなれば、単にそのプロセッサを通過するだけのデータ
も多くあり、これについてもプログラムを作成する際に
一々考慮する必要があった。即ち、n個のプロセッサが
あればコンビネーションでnC2=n(n−1)/2個
ものプログラムが必要となった。更にシステム構築の過
程で転送データの種類に増加がある場合、関係するプロ
セッサのインタフェースプログラムを変更する必要があ
った。
(発明の目的) 本発明は、複数のプロセッサを結合することにより構成
されたマルチプロセッサシステムにおいて、同一の転送
制御プログラムムと各プロセッサごとに固有のコマンド
分岐情報表、隣接局情報表、テーブル情報表、その他の
関連表を持つことによりデータの種類、性質、その量と
プロセッサの数に無関係な転送制御プログラムとを作成
して、マルチプロセッサシステムにおける転送方式の標
準化、システム構築の減価低減を計ることを目的とする
(発明の構成と効果) 本発明は、前記目的を達成するために複数のプロセッサ
が階層状、網状またはその他の形状でDMA、(Dir
ect Memory Access)またはその他の
結合方式によって結合されたマルチプロセッサ転送制御
方式において、各プロセッサのメインメモリ間のデータ
転送を行なう場合、各プロセッサ3− にそれぞれデータ転送を司る同一の転送制御プログラム
と、このプロセッサと他のプロセッサとの論理的な結合
関係を示すコマンド分岐情報表と、他のプロセッサから
このプロセッサにアクセスできる領域の情報を含むテー
ブル情報表と、このプロセッサと隣接するプロセッサと
の物理的な結合関係を示す隣接局情報表と、その他の関
連表とを ・有することにより汎用的なデータ転送を制
御するようにしている。したがって、本発明によれば、
各プロセッサごとにコマンド分岐情報表、隣接局情報表
、テーブル情報表、その他関連表を持ち、これに必要な
設定を行ない、同一の転送制御プログラムとともにこれ
らを組み込むことにより、システムを構成する任意のプ
ロセッサ間でデータ転送を行なうことができる。このた
め、従来ではn個のプロセッサに対してn(n−1)/
2のプログラムが必要であったのを1つのプログラムと
n個の各種情報表で済ませてしまうことができ、プロセ
ッサ間でインタフェースのデータの種別、性質およびそ
の量を考慮してインタフェースプログラムを4− 作成する必要がない。また、アプリケーションプログラ
ムは自由にどのプログラムのデータ領域にもアクセスで
きる。
(実施例の説明) 以下、本発明を図面に示す実施例に基づいて詳細に説明
する。この実施例では(イ)データ送信と、(ロ)デー
タ送信要求の場合について説明する。第1図は、この実
施例のマルチプロセッサシステムの一例を示す論理ブロ
ック図であり、符号1−1ないし1−6は、それぞれ独
立のメモリ空間を持つプロセッサをあられす。1−7な
いし1−11は、それぞれDMA(Direct Me
mory Access)などの結合関係を示す。説明
の都合上、各プロセッサを局ということにする 第2図は、各局1−1ないし1−6に共通の転送制御プ
ログラムの構成例を示す。この転送制御プログラムは次
の各ルーチン2−1ないし2−7から構成される。
符号2−1は、初期処理ルーチンであり、この初期処理
ルーチン2−1は、各局のイニシャライズ(初期設定)
を行なうものであって転送制御プログラムで使用する作
業領域のクリア、各種キュー(待ち行列)制御ブロック
(コマンド制御ブロック、転送データバッフ7制御ブロ
ツク、タイマ制御ブロック)の初期キューイング(待ち
行列への登録)を行なう初期処理ルーチンである。この
ルーチンはシステムスタート時に1回だけ動作する。符
号2−2は、コマンド処理ルーチンであり、このコマン
ド処理ルーチン2−2はユーザプログラムが発行したコ
マンド、隣接局から受信した局のコマンド、コマンドを
着信した局の後述のコマンド受信処理ルーチン2−5が
発行した応答コマンドを待ち行列にキューイングするル
ーチンである。符号2−3は、隣接局インタフェース処
理ルーチンであり、この隣接局インタフェース処理ルー
チン2−3は、隣接局情報表を参照しに行くルーチンで
ある。符号2−4は、コマンド送信処理ルーチンであり
、このコマンド送信処理ルーチン2−4は、待ち行列に
キューイングされたコマンドを取り出してコマンド分岐
情報表を参照して対応する隣接局に送り出す処理ルーチ
ンである。符号2−5は、コマンド受信処理ルーチンで
あり、このコマンド受信処理ルーチン2−5は、他局か
ら隣接局インタフェース処理ルーチン2−3を通して受
信した受信コマンドを調べて自局が着信局かどうかを判
断し、着信局ならばテーブル情報表と送信データとを参
照してデータ入力と応答コマンドの発行をし、それ以外
のときは対応する隣接局のコマンド待ち行列にそのコマ
ンドをキューイングする処理ルーチンである。符号2−
6は、キュー(待ち行列)制御ルーチンであり、この制
御ルーチン2−6は、各種キュー制御ブロックのキュー
イング、デキューイング(待ち行列からの引き出し)を
する制御ルーチンである。符号2−7は、タイマ制御ル
ーチンであり、このタイマ制御ルーチン2−7は、コマ
ンVを発行したユーザプログラムに応答コマンドリが返
ってくるまでの待ち時間を監視、所定の時間よりも長け
れば異常として再度コマンドを出したり、異常信号を出
力するなどの異常処理を行なうルーチンである。次に、
前記(イ)(ロ)1こついて7− 説明する。
(イ)データ送信コマンドを局1−2がマスクとなって
局1−6にデータを転送する場合を例にとって説明する
。まず、局1−2のユーザプログラムはコマンド(この
場合はPUTコマンド)および送信データを準備し、サ
ブルーチン呼び出しの形式で転送制御プログラムのコマ
ンド処理ルーチン2−2を呼び出す。このコマンド処理
ルーチン2−2は、このコマンドを解析してそのコマン
ドの転送先がどの局かを調べる。このとぎ、第4図に示
す局1−2のコマンド分岐情報表を使用する。第4図に
おいて、+O,+1..0.+7は、メモリブロック上
の相対ブロックアドレスを示す。記載されているi −
1、1−3、1−4は隣接局の番号を示す。+0ないし
+5は局1−1ないし局1−6の各設定ブロックを示す
。実施例ではコマンドの着信局番号が1−6であるので
、この情報表の+5の局1−6設定ブロックを参照する
ことにより、このコマンドは隣接局の局1−4に転送す
ればよいことがわかる。これにより、このコマンド8− を局1−4へ転送すべきコマンドの待ち行列にキューイ
ングする。コマンドの形としては、第3図のメモリ割り
当て図に示すものを用いる。第3図において、符号3−
1は、PUTとかGETとかを示すコマンド種別、符号
3−2.3−3にはそれぞれ発信局番号、着信局番号、
符号3−4.3−5には着信側アドレス情報1,2、符
号3−6には発信側のメモリアドレス、符号3−7には
転送語数を格納しておく。また、第3図において符号十
〇ないし+5はメモリブロック上の相対ブロックアドレ
ス(オフセット)を示す。以下同様である。
コマンド分岐情報表は、第4図ないし第6図に示す構成
となっており、第4図は局1−2の、第5図は局1−4
の、第6図は局1−6のものである。
符号4−1のように各語の下位には隣接局の番号を、符
号4−2のように各語の上位には自局の識別用フラグを
立てておく。例えば第4図は、局1−2のコマンド分岐
情報表であって第1図をみればあきらかなように、局1
−2には局1−1と局1−3、局1−4しが結合されて
いない。したがって、局1−5、局1−6は局1−4を
通して結合されることになるから、局1−5に対応する
アドレス+5の位置には1−4が、局1−6に対応する
アドレス+4の位置にも1−4がはいるわけである。上
位にはアドレス+1に自局(局1−2)を示す7ラグ1
が立っている。第5図および第6図も同様であり、それ
ぞれ第1図に対応する結合関係が示されている。
次に、転送制御プログラムのコマンド送信処理ルーチン
2−4はコマンドの待ち行列からゝコマンドを逐−取り
出し、データとともに隣接局の局1−4に転送する。局
1−4がコマンドを受信すると、転送制御プログラムの
コマンド受信処理ルーチン2−5はコマンドの着信局番
号を調べ、局1−4が保持しているコマンド分岐情報表
(第5図)によって局1−6に転送する。次に、同様に
して局1−4からこのコマンドを受けた局1−6は、局
1−6が保持しているコマンド分岐情報表(第6図)に
よってそのコマンドが自局が着信局であることを知るこ
とができる。着信局である局1−6は、第3図のコマン
ド種別3−1によってそのコマンドがPUTコマどド、
すなわち局1−2から局1−6へのデータの転送である
ことを知る。
局1−6は受信したデータから第3図の符号3−4で示
す着信側アドレス情報1によって指定されるテーブルに
ついての情報を第8図に示すテーブル情報表によって知
る。ここで、+1ないし+5は前記と同様のメモリアド
レスであり、8−1には制御フラグ、8−2にはテーブ
ル先頭アドレス、8−3にはテーブルサイズが格納され
る。このテーブル情報表の符号8−2に示すテーブル先
頭アドレスと第3図の符号3−5で示す着信側アドレス
情報2とによりデータの格納アドレスを計算し、第3図
の符号3−7で示す転送語数の受信データを格納する。
次に、局1−6のコマンド受信処理ルーチン2−5は局
1−2に向けて応答コマンドを発行し、データが正常に
転送されたことを通知する。この間、隣接局インタフェ
ース処理ルーチン2−3は、第7図に示すような隣接局
情報表によりマスタ、スレーブの割り当て、メモリ、ア
ドレスなどを監視している。+0ないし+4までは隣接
局1−1に対するものであり、+5ないし+9は他の隣
接局1−2に対するものであり、以下同様である。+0
ないし+4において、符号7−1は制御フラグであって
、1のときは自局がマスクであることを示す。符号7−
2は隣接局1−1からデータを受信するときの自局側の
エントリメモリアドレスを示し、符号7−3は隣接局1
−1へデータを送信するときの自局のメモリアドレスを
示す。符号7−4は隣接局1−1側のメモリア ゛ドレ
スである。他の隣接局1−2.、、に対しても同様であ
る。第8図は、テーブル情報表であって、+0.+1.
+2はテーブル番号1の設定ブロック、+3.+4.+
5はテーブル番号2、以下同様である。符号8−1はテ
ーブルを保護するかどうか、符号8−2はこのテーブル
の先頭アドレス、符号8−3は、テーブルの大きさを示
している。
(ロ)次に、第1図において、局1−2が局1−6に所
在するデータを要求する場合を例に説明を行なう。まず
、局1−2のユーザプログラムは第3図で示すコマンド
(この場合はGETコマンド)を準備し、前記(イ)の
場合と同じくコマンド処理ルーチン2−2を呼び出す。
これ以降のコマンドが局1−6に到達するまでの動作に
ついては(イ)の場合と同様である。ただし、この場合
は転送データを伴なわない。局1−6は、このコマンド
を受信すると、コマンド受信処理ルーチン2−5は、第
3図の符号3−1に示すコマンド種別を調べてGETコ
マンドであることを知る。要求されたデータの所在は、
第3図の符号3−4で示す着信側アドレス情報1と同じ
く符号3−5で示す着信側アドレス情報2とによって(
イ)で示したと同様の方式にて計算される。コマンド受
信処理ルーチン2−5は受信したコマンドによって指定
された領域のデータを準備し、更に局1−6から局1−
2への応答コマンドを作成してコマンド処理ルーチン2
−2を呼び出し、このコマンドを待ち行列にキューイン
グする。これ以降のコマンドと転送データが局1−2に
到達するまでの動作については(イ)と同様である。
【図面の簡単な説明】
図面は、本発明の実施例に係り、第1図は、マルチプロ
セッサシステムの一例を示す論理ブロック図、第2図は
、転送制御プログラムの構成図、第3図は、ユーザプロ
グラムが転送制御プログラムを使用するときに、これに
与えるコマンドの構成図、第4図は、局1−2のコマン
ド分岐情報表の設定例を示す図、第5図は、局1−4の
コマンド分岐情報表の設定例を示す図、第6図は、局1
−6のコマンド分岐情報表の設定例を示す図、第7図は
、隣接局情報表の構成図、第8図は、テーブル情報表の
構成図である。 1−1ないし1−6.、、局(プロセッサ)、出願人立
石電機株式会社 代理人 弁理士 岡田和秀 (0+n 第4図 第3図 第5図 第6図 −q−9 一/1171− 0−L 8−3

Claims (1)

    【特許請求の範囲】
  1. (1)複数のプロセッサが階層状、網状またはその他の
    形状でDMA(Direct Memory Acce
    ss)またはその他の結合方式によって結合されたマル
    チプロセッサ転送制御方式において、各プロセッサのメ
    インメモリ間のデータ転送を行なう場合、各プロセッサ
    にそれぞれデータ転送を司る同一の転送制御プログラム
    と、このプロセッサと他のプロセッサとの論理的な結合
    関係を示すコマンド分岐情報表と、他のプロセッサから
    このプロセッサにアクセスできる領域の情報を含むテー
    ブル情報表と、このプロセッサと隣接するプロセッサと
    の物理的な結合関係を示す隣接局情報表と、その他の関
    連表とを有すZことにより汎用的なデータ転送を制御す
    るマルチプロセッサ転送制御方式。
JP18341083A 1983-09-29 1983-09-29 マルチプロセツサ転送制御方式 Pending JPS6073777A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18341083A JPS6073777A (ja) 1983-09-29 1983-09-29 マルチプロセツサ転送制御方式

Applications Claiming Priority (1)

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JP18341083A JPS6073777A (ja) 1983-09-29 1983-09-29 マルチプロセツサ転送制御方式

Publications (1)

Publication Number Publication Date
JPS6073777A true JPS6073777A (ja) 1985-04-25

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ID=16135291

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Application Number Title Priority Date Filing Date
JP18341083A Pending JPS6073777A (ja) 1983-09-29 1983-09-29 マルチプロセツサ転送制御方式

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01152581A (ja) * 1987-12-10 1989-06-15 Canon Inc 画像情報処理装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5933958A (ja) * 1982-08-20 1984-02-24 Fujitsu Ltd 計算機ネツトワ−クにおけるデ−タ授受方式

Patent Citations (1)

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