JPS60705B2 - 電子計算機結合用受信デ−タ格納装置 - Google Patents
電子計算機結合用受信デ−タ格納装置Info
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- JPS60705B2 JPS60705B2 JP55056126A JP5612680A JPS60705B2 JP S60705 B2 JPS60705 B2 JP S60705B2 JP 55056126 A JP55056126 A JP 55056126A JP 5612680 A JP5612680 A JP 5612680A JP S60705 B2 JPS60705 B2 JP S60705B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明はデジタル保護継母方式に好適な電子計算機結合
用受信データ格納装置に関するものである。
用受信データ格納装置に関するものである。
従来の電子計算機においては、第１図に要部を示してい
るように、端末ユニットＬＵで収集したデータをダイレ
クトメモリアクセスユニットＤＭＡに転送し、当該デー
タを共通バスを介してメモリ部Ｍに格納する受信データ
格納方式が知られている。
るように、端末ユニットＬＵで収集したデータをダイレ
クトメモリアクセスユニットＤＭＡに転送し、当該デー
タを共通バスを介してメモリ部Ｍに格納する受信データ
格納方式が知られている。
このデータ格納方式は、一般的な使用条件に対しては適
用できるが、高速度データ処理が要求される、例えばデ
ジタル保護継軍方式のような特殊な用途に使用するには
、次のような欠点がある。まず、ダイレクトメモリアク
セスユニットＤＭＡからメモリ部へデータを転送する際
、共遠バスを使用するため、プロセッサＣＰＵはその共
通バスの使用権を一時放棄してダイレクトメモリアクセ
スユニットＤＭＡに共通バスの使用権を与えるため、プ
ロセッサＣＰＵの処理効率が低下する。
用できるが、高速度データ処理が要求される、例えばデ
ジタル保護継軍方式のような特殊な用途に使用するには
、次のような欠点がある。まず、ダイレクトメモリアク
セスユニットＤＭＡからメモリ部へデータを転送する際
、共遠バスを使用するため、プロセッサＣＰＵはその共
通バスの使用権を一時放棄してダイレクトメモリアクセ
スユニットＤＭＡに共通バスの使用権を与えるため、プ
ロセッサＣＰＵの処理効率が低下する。
次に、ダイレクトメモリアクセスユニットＤＭＡが、１
回のスキャン毎に０からＮチャンネルのデータをメモリ
部Ｍの指定領域に転送し、プロセッサＣＰＵがそのつど
最新のデータと所定時間前の旧データを用いて制御演算
を行うデジタル保叢継電方式においては、プロセッサＣ
ＰＵは、ダイレクトメモリアクセスユニットＤＭＡから
書き込まれた最新データを別のメモリ領域に逐次格納し
なおし、そのデータを所定時間保存しておいて、データ
処理をしなければならない。さらに、メモリ領域に格納
された新旧データをプロセッサＣＰＵが制御演算に使用
する場合、最新データと所定時間前の旧データの所在を
明確にするため、プロセッサＣＰＵはそのつどアドレス
計算をする必要があり、該当データの検索に時間がかか
る。その上、端末ユニットＬＵにあるＡ／Ｄ変換器は、
通常１２ビットのものが使用され、例えばプロセッサＣ
ＰＵの授受するデータが１６ビット構成の場合、１２ビ
ット／１６ビット長データ変換をソフトウェアで処理す
る必要がある。従って、Ａ／○変換された入力データを
高速にサンプリングし、読み込みと繰返し演算処理を行
うデジタル保護演算方式においては、データの保存やア
ドレス計算ならびに１２ビット／１６ビット長データ変
換処理に時間が費やされ、システムの効率が著しく低下
することになる。本発明の目的は、前述の欠点を除去す
るために、端末ユニットから転送されるデータを共通バ
スを使用せずに格納し、プロセッサが必要に応じて格納
されたデータを相対アドレス指定によってアクセスでき
る電子計算機結合用受信データ格納装置を提供すること
にある。
回のスキャン毎に０からＮチャンネルのデータをメモリ
部Ｍの指定領域に転送し、プロセッサＣＰＵがそのつど
最新のデータと所定時間前の旧データを用いて制御演算
を行うデジタル保叢継電方式においては、プロセッサＣ
ＰＵは、ダイレクトメモリアクセスユニットＤＭＡから
書き込まれた最新データを別のメモリ領域に逐次格納し
なおし、そのデータを所定時間保存しておいて、データ
処理をしなければならない。さらに、メモリ領域に格納
された新旧データをプロセッサＣＰＵが制御演算に使用
する場合、最新データと所定時間前の旧データの所在を
明確にするため、プロセッサＣＰＵはそのつどアドレス
計算をする必要があり、該当データの検索に時間がかか
る。その上、端末ユニットＬＵにあるＡ／Ｄ変換器は、
通常１２ビットのものが使用され、例えばプロセッサＣ
ＰＵの授受するデータが１６ビット構成の場合、１２ビ
ット／１６ビット長データ変換をソフトウェアで処理す
る必要がある。従って、Ａ／○変換された入力データを
高速にサンプリングし、読み込みと繰返し演算処理を行
うデジタル保護演算方式においては、データの保存やア
ドレス計算ならびに１２ビット／１６ビット長データ変
換処理に時間が費やされ、システムの効率が著しく低下
することになる。本発明の目的は、前述の欠点を除去す
るために、端末ユニットから転送されるデータを共通バ
スを使用せずに格納し、プロセッサが必要に応じて格納
されたデータを相対アドレス指定によってアクセスでき
る電子計算機結合用受信データ格納装置を提供すること
にある。
本発明の電子計算機結合用受信データ格納装置は、複数
チャンネルの受信データを計算機システムの共通バスを
介さずに格納する領域を有し、各チャンネルがチャンネ
ル番号と複数のデータ番号で区分されているメモリと、
前記チャンネル番号アドレスと前記データ番号アドレス
を指定する第１アドレス変換回路と、前記データ番号を
計数するカウンタと、前記受信データを前記チャンネル
ごとに受信し、前記第１アドレス変換回路に前記チャン
ネル番号の信号を供給するとともに、前記メモリに格納
すべき受信データを供給する受信データレジス夕と、該
受信データレジスタのラッチ要求信号、前記メモリのメ
モリ制御信号および前記カゥン夕に計数信号をそれぞれ
供給する制御回路と、前記メモリに格納されている前記
受信データのチャンネルアドレス指定信号および前記デ
ータ番号についての相対アドレス信号を受信し、前託カ
ウンタのカウント値で指定されている最新データのデー
タ番号または最大カウント値と、前記相対アドレス指定
信号により、前記受信データの所要データ番号アドレス
を指定し、前記チャンネルアドレス指定信号により、前
記受信データの所要チャンネル番号アドレスを指定する
第２アドレス変換回路とを具備することを特徴とするも
のである。
チャンネルの受信データを計算機システムの共通バスを
介さずに格納する領域を有し、各チャンネルがチャンネ
ル番号と複数のデータ番号で区分されているメモリと、
前記チャンネル番号アドレスと前記データ番号アドレス
を指定する第１アドレス変換回路と、前記データ番号を
計数するカウンタと、前記受信データを前記チャンネル
ごとに受信し、前記第１アドレス変換回路に前記チャン
ネル番号の信号を供給するとともに、前記メモリに格納
すべき受信データを供給する受信データレジス夕と、該
受信データレジスタのラッチ要求信号、前記メモリのメ
モリ制御信号および前記カゥン夕に計数信号をそれぞれ
供給する制御回路と、前記メモリに格納されている前記
受信データのチャンネルアドレス指定信号および前記デ
ータ番号についての相対アドレス信号を受信し、前託カ
ウンタのカウント値で指定されている最新データのデー
タ番号または最大カウント値と、前記相対アドレス指定
信号により、前記受信データの所要データ番号アドレス
を指定し、前記チャンネルアドレス指定信号により、前
記受信データの所要チャンネル番号アドレスを指定する
第２アドレス変換回路とを具備することを特徴とするも
のである。
以下、図面を参照して本発明を詳細に説明する。
第２図は、本発明による電子計算機結合用受信データ格
納装置（以下受信データ格納装置という）ＤＭを適用し
たシステムのブロック図を示すもので、この受信データ
格納装置ＤＭは、端末ユニットで収集され、Ａ／Ｄ変換
されたのち転送される１スキャンが０からＮチャンネル
からなり、各チャンネルにつき１２ビットの２進整数デ
ータを、時系列的にＫスキャン分バッファメモリ（ＲＡ
Ｍ）に格納し、またプロセッサＣＰＵから共通バスを介
して相対アドレスで指定される所要の受信データをバッ
ファメモリから読み出し、１６ビットの２進整数データ
に変換して共通バスを介してプロセッサＣＰＵに転送す
る構成を有している。
納装置（以下受信データ格納装置という）ＤＭを適用し
たシステムのブロック図を示すもので、この受信データ
格納装置ＤＭは、端末ユニットで収集され、Ａ／Ｄ変換
されたのち転送される１スキャンが０からＮチャンネル
からなり、各チャンネルにつき１２ビットの２進整数デ
ータを、時系列的にＫスキャン分バッファメモリ（ＲＡ
Ｍ）に格納し、またプロセッサＣＰＵから共通バスを介
して相対アドレスで指定される所要の受信データをバッ
ファメモリから読み出し、１６ビットの２進整数データ
に変換して共通バスを介してプロセッサＣＰＵに転送す
る構成を有している。
従って、本発明の受信データ格納装置ＤＭを電子計算機
に結合したシステムにおいては、共通バスを効率よく使
用できるほか、プロセッサＣＰＵによる複雑なデータ検
索ならびに２進整数変換処理が不要になる。この受信デ
ータ格納装置は、第３図により詳細な構成の一例を示し
ているように、受信データレジスター１、ストローブ信
号立上り検出回路１２、制御回路１３、第１アドレス変
換回路１４、循環カウンタ１５、セレクタ１６、ＲＡＭ
（ランダムアクセスメモリ）１７、第２アドレス変換回
路１８および１２ビット／１６ビット２進整数変換回路
１９からなる。
に結合したシステムにおいては、共通バスを効率よく使
用できるほか、プロセッサＣＰＵによる複雑なデータ検
索ならびに２進整数変換処理が不要になる。この受信デ
ータ格納装置は、第３図により詳細な構成の一例を示し
ているように、受信データレジスター１、ストローブ信
号立上り検出回路１２、制御回路１３、第１アドレス変
換回路１４、循環カウンタ１５、セレクタ１６、ＲＡＭ
（ランダムアクセスメモリ）１７、第２アドレス変換回
路１８および１２ビット／１６ビット２進整数変換回路
１９からなる。
次に、この受信データ格納装置の動作を、第２図ないし
第８図を参照して説明する。
第８図を参照して説明する。
受信データレジスタ１１には、チャンネル番号ＣＨとそ
のチャンネルの入力データＤＴからなる第４図Ａに示す
Ａ／Ｄ変換された１２ビットの２進整数データ信号を、
端末ユニットＬＵから供給される。
のチャンネルの入力データＤＴからなる第４図Ａに示す
Ａ／Ｄ変換された１２ビットの２進整数データ信号を、
端末ユニットＬＵから供給される。
そして、第４図Ｂに示すストローブ信号が立上り、その
状態変化をストローブ信号立上り検出回路１２が検出す
ると、制御回路１３は受信データレジスター１にラッチ
要求信号ＬＴを供給するため、受信データレジスタ１１
には、チャンネル番号ＣＨと入力データＤＴをラッチす
る。この受信データレジスター１は、受信したチャンネ
ル番号ＣＮを制御回路１３と第１アドレス変換回路１４
に出力するとともに、受信データＯＤをＴＡＭ１７のデ
ータラインに供給する。このとき、制御回路１３は「チ
ャンネル番号ＣＮが“０”であれば、新たな１スキャン
サイクルのスタートであると判断して、循環カウンター
５の内容に十１加算するための信号Ｐ○、セレクタ１６
を書き込み側にする切擬信号ＳＣおよびＲＡＭを書き込
みモード‘こする信号ＭＣをそれぞれ発生する（第４図
Ｃ参照）。第１アドレス変換回路１４は、受信データレ
ジスター１のチャンネル番号出力ＣＮと、循環カゥン′
タ１５のカウント値ＰＣによって、ＲＡＭ１７のアドレ
スをさめる。そのアドレス信号ＡＣはセレクタ１６に供
給され、セレクタ１６はその出力信号ＡＭでＲＡＭ１７
の書き込みアドレスを指定するから、ＲＡＭ１７は受信
データレジスタ１１からの１２ビットの２進整数からな
る出力データＯＤを所定のメモリ領域に格納する。同様
にして、ストローブ信号ＳＢがオン、オフを繰返すごと
に、受信データレジスタ１１は、チャンネル番号ＣＨと
受信データＤＴを順次ラッチし、その出力データＯＤが
、第１アドレス変換回路１４のアドレスにもとづいて、
逐次ＲＡＭ１７の各チャンネルごとのメモリ領域に格納
される。そして、受信データレジスター１が１スキャン
の最終チャンネルＮのデータＤＴをラツチし、ＲＡＭ１
７がそのデータＣＩＤを当該チャンネルのメモリ領域に
格納し終えると、チャンネル番号出力ＣＮ‘こより、制
御回路１３は、セレクタ１６の切換信号ＳＣとＲＡＭ１
７の制御信号ハ４Ｃを読み出しモード‘こし、さらに１
スキャンサイクルのデータ読み込み完了をプロセッサＣ
ＰＵに通知するため、割込信号ＩＴを共通バスへ出力す
る。従って、受信データ格納装置ＤＭは読み出しモード
（第４図Ｃ）になり、プロセッサＣＰＵは、割込信号Ｉ
Ｔにより、ＲＡＭ１７に書き込まれた所要データの読み
込み処理を開始する。ここ‐で、受信データ格納装置Ｄ
Ｍの循環カウンター５１とＲＡＭ１ ７のメモリ領域は
、第５図のブロック図のような関係にあり、循環カウン
タ１５のカウント値ｈ（但し「０≦ｈ≦Ｋ）が、各チャ
ンネルごとに割り当てられたメモリ領域のデータ番号ア
ドレスを指定するから、第１アドレス変換回路１４は受
信データレジスタ１１のチャンネル番号出力ＣＮと循環
カウンター５のカウント出力ＰＣにより「ＲＡＭ１７の
直接アドレスを決定することができる。
状態変化をストローブ信号立上り検出回路１２が検出す
ると、制御回路１３は受信データレジスター１にラッチ
要求信号ＬＴを供給するため、受信データレジスタ１１
には、チャンネル番号ＣＨと入力データＤＴをラッチす
る。この受信データレジスター１は、受信したチャンネ
ル番号ＣＮを制御回路１３と第１アドレス変換回路１４
に出力するとともに、受信データＯＤをＴＡＭ１７のデ
ータラインに供給する。このとき、制御回路１３は「チ
ャンネル番号ＣＮが“０”であれば、新たな１スキャン
サイクルのスタートであると判断して、循環カウンター
５の内容に十１加算するための信号Ｐ○、セレクタ１６
を書き込み側にする切擬信号ＳＣおよびＲＡＭを書き込
みモード‘こする信号ＭＣをそれぞれ発生する（第４図
Ｃ参照）。第１アドレス変換回路１４は、受信データレ
ジスター１のチャンネル番号出力ＣＮと、循環カゥン′
タ１５のカウント値ＰＣによって、ＲＡＭ１７のアドレ
スをさめる。そのアドレス信号ＡＣはセレクタ１６に供
給され、セレクタ１６はその出力信号ＡＭでＲＡＭ１７
の書き込みアドレスを指定するから、ＲＡＭ１７は受信
データレジスタ１１からの１２ビットの２進整数からな
る出力データＯＤを所定のメモリ領域に格納する。同様
にして、ストローブ信号ＳＢがオン、オフを繰返すごと
に、受信データレジスタ１１は、チャンネル番号ＣＨと
受信データＤＴを順次ラッチし、その出力データＯＤが
、第１アドレス変換回路１４のアドレスにもとづいて、
逐次ＲＡＭ１７の各チャンネルごとのメモリ領域に格納
される。そして、受信データレジスター１が１スキャン
の最終チャンネルＮのデータＤＴをラツチし、ＲＡＭ１
７がそのデータＣＩＤを当該チャンネルのメモリ領域に
格納し終えると、チャンネル番号出力ＣＮ‘こより、制
御回路１３は、セレクタ１６の切換信号ＳＣとＲＡＭ１
７の制御信号ハ４Ｃを読み出しモード‘こし、さらに１
スキャンサイクルのデータ読み込み完了をプロセッサＣ
ＰＵに通知するため、割込信号ＩＴを共通バスへ出力す
る。従って、受信データ格納装置ＤＭは読み出しモード
（第４図Ｃ）になり、プロセッサＣＰＵは、割込信号Ｉ
Ｔにより、ＲＡＭ１７に書き込まれた所要データの読み
込み処理を開始する。ここ‐で、受信データ格納装置Ｄ
Ｍの循環カウンター５１とＲＡＭ１ ７のメモリ領域は
、第５図のブロック図のような関係にあり、循環カウン
タ１５のカウント値ｈ（但し「０≦ｈ≦Ｋ）が、各チャ
ンネルごとに割り当てられたメモリ領域のデータ番号ア
ドレスを指定するから、第１アドレス変換回路１４は受
信データレジスタ１１のチャンネル番号出力ＣＮと循環
カウンター５のカウント出力ＰＣにより「ＲＡＭ１７の
直接アドレスを決定することができる。
従って、受信データ格納装置ＤＭが書き込みモードで動
作すると、ＲＡＭ１ ７には循環カウンター５のカウン
ト値でさまる時系列で、順次１スキャンごとにチャンネ
ル０〜Ｎの受信データが格納される。一方、プロセッサ
ＣＰＵはＲＡＭ１ ７に格納されている必要なデータの
読み込み処理をするため、共通にＲＡＭ１７のアドレス
指定信号ＡＤを送出する。そのアドレス指定のフオーマ
ットは、第６図に示すように、チャンネル番号を指定す
るチャンネルアドレス指定部ＣＡと、データ番号を指定
するチャンネル内相対アドレス指定部ＲＡからなる。こ
こで、データ番号は、ＲＡＭ１７に格納されている最新
のデータを０としてし１勺２「・川、Ｋと順次、旧デー
タの番号を指定する相対アドレスを指定するものである
。そのため、第２アドレス変換回路１８は、循環カウン
ター５から最新データ番号を指定する信号ＳＮと、プロ
セッサＣＰＵからの相対アドレス指定信号ＡＤから、Ｒ
ＡＭ１７において格納されている該当データを指定する
メモリアドレス信号ＭＡを得るためにアドレス変換を行
う。第２アドレス変換回路１８は、第７図に構成の一例
を示しているように、減算器２１「加算器２２およびセ
レクタ２３からなる。
作すると、ＲＡＭ１ ７には循環カウンター５のカウン
ト値でさまる時系列で、順次１スキャンごとにチャンネ
ル０〜Ｎの受信データが格納される。一方、プロセッサ
ＣＰＵはＲＡＭ１ ７に格納されている必要なデータの
読み込み処理をするため、共通にＲＡＭ１７のアドレス
指定信号ＡＤを送出する。そのアドレス指定のフオーマ
ットは、第６図に示すように、チャンネル番号を指定す
るチャンネルアドレス指定部ＣＡと、データ番号を指定
するチャンネル内相対アドレス指定部ＲＡからなる。こ
こで、データ番号は、ＲＡＭ１７に格納されている最新
のデータを０としてし１勺２「・川、Ｋと順次、旧デー
タの番号を指定する相対アドレスを指定するものである
。そのため、第２アドレス変換回路１８は、循環カウン
ター５から最新データ番号を指定する信号ＳＮと、プロ
セッサＣＰＵからの相対アドレス指定信号ＡＤから、Ｒ
ＡＭ１７において格納されている該当データを指定する
メモリアドレス信号ＭＡを得るためにアドレス変換を行
う。第２アドレス変換回路１８は、第７図に構成の一例
を示しているように、減算器２１「加算器２２およびセ
レクタ２３からなる。
この第２アドレス変換回路１８には、既述したように、
プロセッサＣＰＵのアドレスレジスタ２４から共通バス
を介してアドレス指定信号ＡＤが供給される。そのチャ
ンネルアドレス指定信号ＣＡは、そのままセレクタ１６
にあるＲＡＭ１７のアドレスレジスタ２５のチャンネル
アドレス指定部ＣＨに転送されるが、データ番号指定信
号ＲＡは、減算器２１に供聯合され、ここで循環カウン
タ１５のカウント信号ＳＮとの減算Ａ＝ＳＮ−ＲＡが行
なわれる。第８図は第２アドレス変換回路１８のフロー
チャートであり、ステップ３１は上述の動作を示してい
る。次いで「第２ステップ３２として、減算結果が負か
どうかのＡ＜０の判定信号がセレクタ２３（第７図）に
供給される。そして、減算結果が正あるいは零（Ａ≧０
）のときセレクタ２３はステップ３４に示すように、そ
の減算内容をそのまま選択して、アドレスレジスタ２５
のデータ番号指定部ＭＳに転送する。これは、循環カウ
ンタ１５のカウント値ｈが、プロセッサＣＰＵのデータ
番号ＲＡより大きく、プロセッサＣＰＵが必要とするデ
ータは、チャンネルＣＨのメモリ領域にあって、最新の
データが入っているデータ番号アドレスｈ番地（Ａ＝０
のとき）もしくは、そのアドレスｈ番地（Ａ＞０のとき
）から０番地方向に数えてＲＡ番目にあるアドレスのデ
ータであることを示している。（第５図のメモリアロケ
ーション参照。）しかしながら、減算結果が負（Ａ＜０
）であれば、求めるデータはチャンネルＣＨのメモリ領
域の０番地からｈ番地までには該当するものがなく、ｈ
＋１番地からＫ番地までのいずれかの番地にあることを
示している。いま、チャンネルアドレス指定部ＣＡの値
を“３”、循環カゥン夕１５の最大カウント値Ｋが“１
１”で現在のカウント値ＳＮを“５”とし、チャンネル
内相対アドレス（データ番号）指定部ＲＡの値が“７”
であるとすれば、プロセッサＣＰＵの要求しているデー
タは、チャンネル３の第１仮蚤地のデータである。その
理由は、循環カウンター５のカウントの内容は、第５図
に示しているように、“０”→“ｈ”→“Ｋ”→“０”
と変化し、最新のデータが格納されてる番地は、上述の
数値例の場合、第５番地であり、そのデータより“７”
番目にあるから、“４”、“３”、 、“０”、“１１
”、“１０’’と循環カウンタ１５をカウントダウンす
ることに相当するから、第１０番地が求めるデータの番
地となる。このアドレス計算を実行するため、加算器２
２において、減算器２１の出力Ａと制御回路１３（第３
図）から供給されるＫ＋１が加算され、その計算結果は
アドレスレジスタ２５のデータ番号アドレス部ＭＳに供
給される。第８図におけるテップ３３および３４は、そ
の動作を示している。このようにして、プロセッサＣＰ
Ｕから要求のあったデータのアドレス指定が行なわれ、
ＲＡＭ１７から該当データＤＴが読み出されたのち、２
進数変換回路１９で１６ビットの２進整数データに変換
され、共通バスに供給される。２進整数変換回路１９に
おいては、例えば変換されるデータの先頭に増加したい
ビット数分だけ“０”または“１”のデータを加えるこ
とによりデータ長変換が行なわれる。
プロセッサＣＰＵのアドレスレジスタ２４から共通バス
を介してアドレス指定信号ＡＤが供給される。そのチャ
ンネルアドレス指定信号ＣＡは、そのままセレクタ１６
にあるＲＡＭ１７のアドレスレジスタ２５のチャンネル
アドレス指定部ＣＨに転送されるが、データ番号指定信
号ＲＡは、減算器２１に供聯合され、ここで循環カウン
タ１５のカウント信号ＳＮとの減算Ａ＝ＳＮ−ＲＡが行
なわれる。第８図は第２アドレス変換回路１８のフロー
チャートであり、ステップ３１は上述の動作を示してい
る。次いで「第２ステップ３２として、減算結果が負か
どうかのＡ＜０の判定信号がセレクタ２３（第７図）に
供給される。そして、減算結果が正あるいは零（Ａ≧０
）のときセレクタ２３はステップ３４に示すように、そ
の減算内容をそのまま選択して、アドレスレジスタ２５
のデータ番号指定部ＭＳに転送する。これは、循環カウ
ンタ１５のカウント値ｈが、プロセッサＣＰＵのデータ
番号ＲＡより大きく、プロセッサＣＰＵが必要とするデ
ータは、チャンネルＣＨのメモリ領域にあって、最新の
データが入っているデータ番号アドレスｈ番地（Ａ＝０
のとき）もしくは、そのアドレスｈ番地（Ａ＞０のとき
）から０番地方向に数えてＲＡ番目にあるアドレスのデ
ータであることを示している。（第５図のメモリアロケ
ーション参照。）しかしながら、減算結果が負（Ａ＜０
）であれば、求めるデータはチャンネルＣＨのメモリ領
域の０番地からｈ番地までには該当するものがなく、ｈ
＋１番地からＫ番地までのいずれかの番地にあることを
示している。いま、チャンネルアドレス指定部ＣＡの値
を“３”、循環カゥン夕１５の最大カウント値Ｋが“１
１”で現在のカウント値ＳＮを“５”とし、チャンネル
内相対アドレス（データ番号）指定部ＲＡの値が“７”
であるとすれば、プロセッサＣＰＵの要求しているデー
タは、チャンネル３の第１仮蚤地のデータである。その
理由は、循環カウンター５のカウントの内容は、第５図
に示しているように、“０”→“ｈ”→“Ｋ”→“０”
と変化し、最新のデータが格納されてる番地は、上述の
数値例の場合、第５番地であり、そのデータより“７”
番目にあるから、“４”、“３”、 、“０”、“１１
”、“１０’’と循環カウンタ１５をカウントダウンす
ることに相当するから、第１０番地が求めるデータの番
地となる。このアドレス計算を実行するため、加算器２
２において、減算器２１の出力Ａと制御回路１３（第３
図）から供給されるＫ＋１が加算され、その計算結果は
アドレスレジスタ２５のデータ番号アドレス部ＭＳに供
給される。第８図におけるテップ３３および３４は、そ
の動作を示している。このようにして、プロセッサＣＰ
Ｕから要求のあったデータのアドレス指定が行なわれ、
ＲＡＭ１７から該当データＤＴが読み出されたのち、２
進数変換回路１９で１６ビットの２進整数データに変換
され、共通バスに供給される。２進整数変換回路１９に
おいては、例えば変換されるデータの先頭に増加したい
ビット数分だけ“０”または“１”のデータを加えるこ
とによりデータ長変換が行なわれる。
データ長変換をしないときはこの２進整数変換回路１９
を省略することができる。
を省略することができる。
上述したことから明らかなように、本発明の電子計算機
結合用受信データ格納装置は、共通バスを使用しないで
受信データをメモリに格納できるため、プロセッサのバ
ス使用権を阻害することはなく、またプロセッサが相対
アドレス指定によって格納されているデータを高速度で
読み込むことができ、しかもそのデータはプロセッサが
扱い易いものに変換して出力されるので、プロセッサの
処理効率が向上できる。
結合用受信データ格納装置は、共通バスを使用しないで
受信データをメモリに格納できるため、プロセッサのバ
ス使用権を阻害することはなく、またプロセッサが相対
アドレス指定によって格納されているデータを高速度で
読み込むことができ、しかもそのデータはプロセッサが
扱い易いものに変換して出力されるので、プロセッサの
処理効率が向上できる。
そして、デジタル保叢継電方式に本発明による受信デー
タ格納装置を適用する場合、例えばＫ＝１１として各チ
ャンネル毎に１２個のデータをメモリに格納するように
構成すれば、５０Ｈｚもしくは６０Ｈｚの電圧および電
流の振幅を３００間隔でサンプリングして得られた１サ
イクル分の１２個のデータは、逐次循環的にメモリに格
納され、そのデータにもとづいて保護演算が実行される
。その際、従来方式のようにデータの保存やアドレス計
算に長時間費す必要はなく、従って本発明装置を含むシ
ステムの効率は著しく改善される。なお、データの受信
エラーが生じた場合でも、メモリに格納されている１サ
イクル前のサンプルデータを使用して保護演算を続行で
きるので、信頼性の高いシステムを実現できる。
タ格納装置を適用する場合、例えばＫ＝１１として各チ
ャンネル毎に１２個のデータをメモリに格納するように
構成すれば、５０Ｈｚもしくは６０Ｈｚの電圧および電
流の振幅を３００間隔でサンプリングして得られた１サ
イクル分の１２個のデータは、逐次循環的にメモリに格
納され、そのデータにもとづいて保護演算が実行される
。その際、従来方式のようにデータの保存やアドレス計
算に長時間費す必要はなく、従って本発明装置を含むシ
ステムの効率は著しく改善される。なお、データの受信
エラーが生じた場合でも、メモリに格納されている１サ
イクル前のサンプルデータを使用して保護演算を続行で
きるので、信頼性の高いシステムを実現できる。
第１図は従来のダイレクトメモリアクセスユニットを使
用した電子計算機システムのブロック図、第２図ないし
第８図は本発明の一実施例を説明するための図で、第２
図は本発明による受信データ格納装置を適用した電子計
算機システムのブロック図、第３図は受信データ格納装
置のブロック図、第４図Ａ〜Ｃは波形図、第５図はメモ
リアロケーションのブロック図、第６図はアドレス指定
フオーマットの説明図、第７図は受信データ格納装置に
おける第２アドレス変換回路のフー。 ック図、第８図はその動作フローチャートである。ＬＵ
・・・・・・端末ユニット、ＤＭ・・・・・・受信デー
タ格納装置、ＣＰＵ・・・・・・プロセッサ、１１・・
・・・・受信データレジスタ、１２・・・・・・ストロ
ーブ信号立上り検出回路、１３・・・・・・制御回路、
１４・・・…第１アドレス変換回路、１５・・…・循環
カウンタ、１６・・・・・・セレクタ、１７・・…・Ｒ
ＡＭ（ランダムアクセスメモＩＪ）、１８・・・・・・
第２アドレス変換回路、１９・・・・・・２進整数変換
回路。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
用した電子計算機システムのブロック図、第２図ないし
第８図は本発明の一実施例を説明するための図で、第２
図は本発明による受信データ格納装置を適用した電子計
算機システムのブロック図、第３図は受信データ格納装
置のブロック図、第４図Ａ〜Ｃは波形図、第５図はメモ
リアロケーションのブロック図、第６図はアドレス指定
フオーマットの説明図、第７図は受信データ格納装置に
おける第２アドレス変換回路のフー。 ック図、第８図はその動作フローチャートである。ＬＵ
・・・・・・端末ユニット、ＤＭ・・・・・・受信デー
タ格納装置、ＣＰＵ・・・・・・プロセッサ、１１・・
・・・・受信データレジスタ、１２・・・・・・ストロ
ーブ信号立上り検出回路、１３・・・・・・制御回路、
１４・・・…第１アドレス変換回路、１５・・…・循環
カウンタ、１６・・・・・・セレクタ、１７・・…・Ｒ
ＡＭ（ランダムアクセスメモＩＪ）、１８・・・・・・
第２アドレス変換回路、１９・・・・・・２進整数変換
回路。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- １ 複数チヤンネルの受信データを計算機システムの共
通バスを介さずに格納する領域を有し、各チヤンネルが
チヤンネル番号と複数のデータ番号で区分されているメ
モリと、前記チヤンネル番号アドレスと前記データ番号
アドレスを指定する第１アドレス変換回路と、前期デー
タ番号を計数するカウンタと、前記受信データを前記チ
ヤンネルごとに受信し、前記第１アドレス変換回路に前
記チヤンネル番号の信号を供給するとともに、前記メモ
リに格納すべき受信データを供給する受信データレジス
タと、該受信データレジスタのラツチ要求信号、前記メ
モリのメモリ制御信号および前記カウンタに計数信号を
それぞれ供給する制御回路と、前記メモリに格納されて
いる前記受信データのチヤンネルアドレス指定信号およ
び前記データ番号についての相対アドレス信号を受信し
、前記カウンタのカウント値で指定されている最新デー
タのデータ番号または最大カウント値と、前記相対アド
レス指定信号により、前記受信データの所要データ番号
アドレスを指定し、前記チヤンネルアドレス指定信号に
より、前記受信データの所要チヤンネル番号アドレスを
指定する第２アドレス変換回路とを具備することを特徴
とする電子計算機結合用受信データ格納装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55056126A JPS60705B2 (ja) | 1980-04-30 | 1980-04-30 | 電子計算機結合用受信デ−タ格納装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55056126A JPS60705B2 (ja) | 1980-04-30 | 1980-04-30 | 電子計算機結合用受信デ−タ格納装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153437A JPS56153437A (en) | 1981-11-27 |
| JPS60705B2 true JPS60705B2 (ja) | 1985-01-09 |
Family
ID=13018372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55056126A Expired JPS60705B2 (ja) | 1980-04-30 | 1980-04-30 | 電子計算機結合用受信デ−タ格納装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60705B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133772A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| JPS63136475U (ja) * | 1987-02-25 | 1988-09-07 | ||
| JPH03104389A (ja) * | 1989-09-18 | 1991-05-01 | Mitsubishi Electric Corp | ビデオ信号処理回路 |
| JPH054356U (ja) * | 1991-06-27 | 1993-01-22 | 三洋電機株式会社 | 画質切換装置 |
-
1980
- 1980-04-30 JP JP55056126A patent/JPS60705B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133772A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| JPS63136475U (ja) * | 1987-02-25 | 1988-09-07 | ||
| JPH03104389A (ja) * | 1989-09-18 | 1991-05-01 | Mitsubishi Electric Corp | ビデオ信号処理回路 |
| JPH054356U (ja) * | 1991-06-27 | 1993-01-22 | 三洋電機株式会社 | 画質切換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153437A (en) | 1981-11-27 |
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