JPS6068612A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この光間は、半導体素子の製造方法に関するものである
。
。
（従来技術）
現在のＬＳＩの進歩は、素子の微細化に依るところが大
きい。微細化によシ、超ＬＳＩの配線幅なども狭くなる
か、配線抵抗（Ｒ）と寄生容１（Ｃ）に依る時定数（Ｒ
Ｃ）は、配線の長さや厚さなどを一律にｌ／α（α：ス
ケーリング係数）に縮小しても不変である。なぜならば
、配線抵抗はαＲに、寄生容量はシαとなるためである
。したがって、素子を微細化しても、時定数は改善され
ない。
きい。微細化によシ、超ＬＳＩの配線幅なども狭くなる
か、配線抵抗（Ｒ）と寄生容１（Ｃ）に依る時定数（Ｒ
Ｃ）は、配線の長さや厚さなどを一律にｌ／α（α：ス
ケーリング係数）に縮小しても不変である。なぜならば
、配線抵抗はαＲに、寄生容量はシαとなるためである
。したがって、素子を微細化しても、時定数は改善され
ない。
超ＬＳＩは、配線幅や厚さを縮小しても、長さは短くな
らず、むしろ増大する傾向にある。仮シに、配線長？変
えずに、配線幅と埋さを一律に”／ａに縮小すれは、時
定数けα２倍になる２、したがって、時定数を増大させ
ずに改善するためＫは、配線の抵抗をできるだけ小さく
することが必要である。
らず、むしろ増大する傾向にある。仮シに、配線長？変
えずに、配線幅と埋さを一律に”／ａに縮小すれは、時
定数けα２倍になる２、したがって、時定数を増大させ
ずに改善するためＫは、配線の抵抗をできるだけ小さく
することが必要である。
ＭＯＳ ＬＳＩ の配線としては、金柘配糾以外に、ポ
リシリコン（ゲートと共通）とソースｅドレイン拡散層
がち９、これらの配線の抵抗を低くする必要がある。そ
の方法の１つとして、ポリシリコンと拡散層に同時にシ
リサイドを形成する方法がある。これの従来の一般的製
造方法を第１図に示す。
リシリコン（ゲートと共通）とソースｅドレイン拡散層
がち９、これらの配線の抵抗を低くする必要がある。そ
の方法の１つとして、ポリシリコンと拡散層に同時にシ
リサイドを形成する方法がある。これの従来の一般的製
造方法を第１図に示す。
第１図においては、まず、通常一般に行われている方法
で、ゲートおよびソース・ドレイン拡散層を形成する。
で、ゲートおよびソース・ドレイン拡散層を形成する。
その工程後の状態が第１図（ａ）に示きれておυ、図中
、１はＳｉ基鈑、２はＳｉｎｇ、３はンース・ドレイン
拡散層、４はゲーｈｓｉ（ｈ、５はゲートポリシリコン
である。
、１はＳｉ基鈑、２はＳｉｎｇ、３はンース・ドレイン
拡散層、４はゲーｈｓｉ（ｈ、５はゲートポリシリコン
である。
その後、ウェハ全面にＣＶＤあるいは熱酸化などによυ
５ｉ０１６を形成しく第１図（ｂ））、ＲＩＥ（反応性
イオンエッチ）のような異方性エッチによりエツチング
を行い、ゲートの横にのみ５１０２６を残す（第１図（
Ｃ））。
５ｉ０１６を形成しく第１図（ｂ））、ＲＩＥ（反応性
イオンエッチ）のような異方性エッチによりエツチング
を行い、ゲートの横にのみ５１０２６を残す（第１図（
Ｃ））。
次に、例えばｐｔ 、 Ｃｏ 、 Ｔｉ などのような
メタル（金属）７をウエノ１全面に堆積させ（第１図（
ｄ）〕、その後熱処理を行いメタル７と拡散層３のＳｔ
およびゲートポリシリコン５全反応させシリサイド化さ
せる。このとき、ＳｉＯ２２、６上はシリサイドになら
ずにメタルのままで残っている。
メタル（金属）７をウエノ１全面に堆積させ（第１図（
ｄ）〕、その後熱処理を行いメタル７と拡散層３のＳｔ
およびゲートポリシリコン５全反応させシリサイド化さ
せる。このとき、ＳｉＯ２２、６上はシリサイドになら
ずにメタルのままで残っている。
その後、例えば几８０４十出０２を用いて、５ｉＣｈ２
．６上の未反応のメタル７のみ全選択的にエツチングに
よｐ除去する。その工程後の状態が第１図（ｅＪに示さ
れておシ、図中８は前記熱処理によシ形成されたシリサ
イドである。
．６上の未反応のメタル７のみ全選択的にエツチングに
よｐ除去する。その工程後の状態が第１図（ｅＪに示さ
れておシ、図中８は前記熱処理によシ形成されたシリサ
イドである。
この後、図には示さないが、通ｎ−鮫の方法で眉間絶縁
膜を形成し、コンタクト孔’ｋＢｌけ、金属配線を形成
する。
膜を形成し、コンタクト孔’ｋＢｌけ、金属配線を形成
する。
この従来方法は、端的に１えば、第１図（ｄ）のように
全面にメタルを堆積後、熱処理を行いＳｉ（以下ポリシ
リコンを含む）上メタルのみを選択的にシリサイド化さ
せる方法である。このメタルと３ｉの熱処理による反応
は、メタルがＳｉ中全全拡散るか、おるいは、Ｓｉがメ
タル中全拡散するかによって進行する。メタルがＣｏや
Ｔｉ ７２どの高融点金楓などの場合は、後者によシ反
応が進む。その場合、熱処理によるシリサイド化全厳密
に制御しないと、Ｓｉ上のメタルのみならず、Ｓｉに隣
接した５ｉＣｈ上のメタルも、Ｓｉがメタル中全拡散す
ることによりシリサイド化きれる。したがって、従来の
方法は、第２図に示すように、ンース拳ドレイン拡散層
３とゲート上のシリサイド８がつながジ、短絡が生じや
すいという欠点があった。
全面にメタルを堆積後、熱処理を行いＳｉ（以下ポリシ
リコンを含む）上メタルのみを選択的にシリサイド化さ
せる方法である。このメタルと３ｉの熱処理による反応
は、メタルがＳｉ中全全拡散るか、おるいは、Ｓｉがメ
タル中全拡散するかによって進行する。メタルがＣｏや
Ｔｉ ７２どの高融点金楓などの場合は、後者によシ反
応が進む。その場合、熱処理によるシリサイド化全厳密
に制御しないと、Ｓｉ上のメタルのみならず、Ｓｉに隣
接した５ｉＣｈ上のメタルも、Ｓｉがメタル中全拡散す
ることによりシリサイド化きれる。したがって、従来の
方法は、第２図に示すように、ンース拳ドレイン拡散層
３とゲート上のシリサイド８がつながジ、短絡が生じや
すいという欠点があった。
（発明の目的）
この発明は上記の点に鑑みなされたもので、不要な部分
にまでシリサイドが形成されて短絡が生じること金防止
できる半導体素子の製造方法を提供することを目的とす
る。
にまでシリサイドが形成されて短絡が生じること金防止
できる半導体素子の製造方法を提供することを目的とす
る。
（発明の開示）
この発明の半導体素子の製造方法は、ゲート端部のよう
な段差部の側面のメタルをあらがじめ選択的に除去して
から、熱処理にょクシリサイド化を行うことに、ｒ、シ
、不要なシリサイドによる短絡全防止したものである。
な段差部の側面のメタルをあらがじめ選択的に除去して
から、熱処理にょクシリサイド化を行うことに、ｒ、シ
、不要なシリサイドによる短絡全防止したものである。
（実施例）
以下この発明の一実施例を第３図全参照して説明する。
一実施例では、メタル７を全面に形成するまで（第１図
（ｄ）の工程まで）、シ、１図の従来と同一工程である
。そこで、メタル７の全面形成工程までは、ここでの説
明は省略する。
（ｄ）の工程まで）、シ、１図の従来と同一工程である
。そこで、メタル７の全面形成工程までは、ここでの説
明は省略する。
メタル７を全面に形成したならは、次に、Ｓ ｉ Ｏｘ
９を全面に堆積させる（第３図（ａ））。ここで、こ（
７）ＳｉＯｚ９Ｊ’ｊ：、ｆ ５ Ｘ マＣＶ Ｄ ；
ｈ ルイｉｊ Ｅ ＣＲ（電子サイクロトロン共鳴）プ
ラズマ付着法などによシ、シリサイド化が起きないよう
な約５００℃未満（例えは約３５０〜４００°Ｃ）例え
ば１０００Ａ厚程度に堆積させる。
９を全面に堆積させる（第３図（ａ））。ここで、こ（
７）ＳｉＯｚ９Ｊ’ｊ：、ｆ ５ Ｘ マＣＶ Ｄ ；
ｈ ルイｉｊ Ｅ ＣＲ（電子サイクロトロン共鳴）プ
ラズマ付着法などによシ、シリサイド化が起きないよう
な約５００℃未満（例えは約３５０〜４００°Ｃ）例え
ば１０００Ａ厚程度に堆積させる。
このような方法で５ｉ０２９’ｌｒ堆ｈｔさせると、そ
の５ｉＯｚ９は、ゲート側面のような下地段部の側面部
における部分が、他の部分＆Ｃ比べて、成長膜が非常に
薄いかあるいは膜が疎でエツチング速度が非常に速いも
のとなる。よｐ詳しく説明すれは、プラズマＣＶＤ法の
Ｓｉｇｈは、段部でエツチング速度が早いという性質が
ある。また、ＥＣＲプラズマによる５ｉＯｚは、段部に
おいて薄く、かつエツチング速度が早いものとなる。な
お、この５ｉＯｚ９は、上記と同様の性質を持ては他の
膜でもかまわない。たとえば、スパッタ５ｉ０２膜ある
いは減圧ＣＶＤによる低＠ＰＳＧ膜でもよい。
の５ｉＯｚ９は、ゲート側面のような下地段部の側面部
における部分が、他の部分＆Ｃ比べて、成長膜が非常に
薄いかあるいは膜が疎でエツチング速度が非常に速いも
のとなる。よｐ詳しく説明すれは、プラズマＣＶＤ法の
Ｓｉｇｈは、段部でエツチング速度が早いという性質が
ある。また、ＥＣＲプラズマによる５ｉＯｚは、段部に
おいて薄く、かつエツチング速度が早いものとなる。な
お、この５ｉＯｚ９は、上記と同様の性質を持ては他の
膜でもかまわない。たとえば、スパッタ５ｉ０２膜ある
いは減圧ＣＶＤによる低＠ＰＳＧ膜でもよい。
その後、希ＨＦ溶液のような５ｉＯｚのエツチング液で
全面を軽くエツチングすることにより、段部ｆＡｇ面の
５ｉｎｓ ９のみを完全にエツチング除去し５、下のメ
タル７表面全露出させる（第３図（ｂ））。
全面を軽くエツチングすることにより、段部ｆＡｇ面の
５ｉｎｓ ９のみを完全にエツチング除去し５、下のメ
タル７表面全露出させる（第３図（ｂ））。
その後、エツチング液を例えばＨ２Ｓ０ａ 十Ｈ２０２
に替えて段部側面のメタル７のみを除去し、続いてメタ
ル７上の前記５ｔ（ｈ９にエツチング除去する（第３図
（Ｃ））。
に替えて段部側面のメタル７のみを除去し、続いてメタ
ル７上の前記５ｔ（ｈ９にエツチング除去する（第３図
（Ｃ））。
続いて、熱処理全行うことにより、メタル７と拡散層３
のＳｉおよびゲートポリシリコン５を反応させシリサイ
ド化させ、次に５ｔ０２２、上の未反応メタル７のみ？
例えば）１２ ＳＯ４十Ｈｚ ０２などでエツチングに
より除去する。
のＳｉおよびゲートポリシリコン５を反応させシリサイ
ド化させ、次に５ｔ０２２、上の未反応メタル７のみ？
例えば）１２ ＳＯ４十Ｈｚ ０２などでエツチングに
より除去する。
以降、詳しく説明はしないが、従来法で説明しｌζよう
に一般的方法で半導体素子を完成させる。
に一般的方法で半導体素子を完成させる。
（発明の効果）
以上の一実施例から明らかなように、この発明の方りに
おいては、下地段部側面のメタルのみ全選択的に除去し
た後、シリサイド化を行う。したがって、不要な部分に
までシリサイドが形成されることがなく、不要なシリサ
イドで知絡事做が生じることが防止される。故に、一実
施例においては、サイドウオール５ｉＯｚ （５ｉ０２
６ ）をなくするか、あるいは非常に薄くできる。また
、一実施例に限らないが、従来法のようなシリサイド化
反応の厳密な制御が不要となフ、従来法よυも容易にシ
リサイド化できる。
おいては、下地段部側面のメタルのみ全選択的に除去し
た後、シリサイド化を行う。したがって、不要な部分に
までシリサイドが形成されることがなく、不要なシリサ
イドで知絡事做が生じることが防止される。故に、一実
施例においては、サイドウオール５ｉＯｚ （５ｉ０２
６ ）をなくするか、あるいは非常に薄くできる。また
、一実施例に限らないが、従来法のようなシリサイド化
反応の厳密な制御が不要となフ、従来法よυも容易にシ
リサイド化できる。
（応用例）
なお、上述−笑施例は、この発明の方法’ｉＭｏｓＬＳ
Ｉ に適用した場合であるが、バイポーラＬＳＩなど類
似の問題があるところへはすべてこの発明全応用ｉＪ能
であることは勿論である。
Ｉ に適用した場合であるが、バイポーラＬＳＩなど類
似の問題があるところへはすべてこの発明全応用ｉＪ能
であることは勿論である。
第１図は従来の製造方法の主要工程を示す断面図、第２
図は従来の方法の欠点全説明するための断面図、第３図
はこの発明の半導体素子の製造方法の一実施例の主要工
程を示す娘１面図でおる。 １・・・Ｓｉ基板、２・・・ｓｔｏ、 、３・・・ンー
ス・ドレイン拡散層、４・・・ゲー） ５ｉＯｚ 、
５・・・ゲートポリシリコン、６・・・Ｓｉｏ２．７・
・・メタル、９・・・５ｉｎ２゜特許出願人 沖電気工
業株式会社 手続補正書 昭和５９年６月１２日 特許庁長官若 杉 相 夫殿 １、事件の表示 昭和５８年 特 許 願第１７６２３７ 号２、発明の
名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 ＦＪＡａ書の発明の詳細な説明の欄 １０００ＸＪを「で例えば２ｏｏｏＸ」と訂正する。
図は従来の方法の欠点全説明するための断面図、第３図
はこの発明の半導体素子の製造方法の一実施例の主要工
程を示す娘１面図でおる。 １・・・Ｓｉ基板、２・・・ｓｔｏ、 、３・・・ンー
ス・ドレイン拡散層、４・・・ゲー） ５ｉＯｚ 、
５・・・ゲートポリシリコン、６・・・Ｓｉｏ２．７・
・・メタル、９・・・５ｉｎ２゜特許出願人 沖電気工
業株式会社 手続補正書 昭和５９年６月１２日 特許庁長官若 杉 相 夫殿 １、事件の表示 昭和５８年 特 許 願第１７６２３７ 号２、発明の
名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 ＦＪＡａ書の発明の詳細な説明の欄 １０００ＸＪを「で例えば２ｏｏｏＸ」と訂正する。
Claims (1)
- 半導体表面全体にメタル（金属）全堆積させる工程と、
その後、半導体表面段部のｆｌｌ１１面の前記メタルの
みを選択的に除去する工程と、その後、前記メタルと半
導体表面のＳｉｈるいはポリシリコンを反応させ、この
部分にのみ選択的にシリサイドを形成させる工程とを含
む半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17623783A JPS6068612A (ja) | 1983-09-26 | 1983-09-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17623783A JPS6068612A (ja) | 1983-09-26 | 1983-09-26 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068612A true JPS6068612A (ja) | 1985-04-19 |
Family
ID=16010031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17623783A Pending JPS6068612A (ja) | 1983-09-26 | 1983-09-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068612A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214542A (ja) * | 1985-03-20 | 1986-09-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62101049A (ja) * | 1985-10-25 | 1987-05-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | シリサイド層の形成方法 |
| JPS62128546A (ja) * | 1985-11-29 | 1987-06-10 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275276A (en) * | 1975-12-19 | 1977-06-24 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5326664A (en) * | 1976-08-25 | 1978-03-11 | Oki Electric Ind Co Ltd | Formation of ohmic contact |
| JPS5815278A (ja) * | 1981-07-21 | 1983-01-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59150421A (ja) * | 1983-02-10 | 1984-08-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-09-26 JP JP17623783A patent/JPS6068612A/ja active Pending
Patent Citations (4)
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| JPH07153717A (ja) * | 1985-10-25 | 1995-06-16 | Internatl Business Mach Corp <Ibm> | シリサイド層の形成方法 |
| JPS62128546A (ja) * | 1985-11-29 | 1987-06-10 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
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