JPS60676Y2 - ２乗回路 - Google Patents

Description

【考案の詳細な説明】 本考案は入力信号を近似的に２乗して出力する２乗回路
に関し、特に傾斜波入力電圧を近似的に２乗して放物線
波形出力電圧とする場合に最適の２乗回路に関する。

放物線波形電圧は、陰極線管の糸巻ひずみを補償するた
めに使用されるが、従来の放物線波形電圧発生器は積分
回路を用いて傾斜波電圧（■〜ｔ）から放物線波形電圧
（Ｖ−ｔ”）を発生させていた（尚、■及びｔは夫々電
圧及び時間である）。

しかし積分回路にコンデンサを用いているので、従来の
発生器は、出力が入力電圧の周波数変化に応じて変化す
るという欠点の外に、回路構成が複雑であった。

ところで、放物線波形電圧は、傾斜電圧を２乗すればよ
いので、従来技術の問題点を除去するには、コンデンサ
及びインダクタを含まない２乗回路であればよい。

したがって、本考案は構成が極めて簡単で、且つ周波数
の関数である容量性及び誘導性素子を含まない２乗回路
（或いは、放物線波形信号発生器）を提供することを目
的とする。

以下、添付の図面を参照して本考案の実施例を説明する
。

第１図は本考案の原理を示した回路図である。

ソース接地された電界効果トランジスタ（ＦＥＴ）１０
のゲートは、抵抗器１４を介して電圧■Ｂでバイアスさ
れ、入力端子１２を介して傾斜波電圧等の入力信号電圧
Ｖ１を受は取る。

ＦＥＴ１０のソースは、基準電圧源（本実施例ではアー
ス）に接続している。

ＰＮＰ型バイポーラ・トランジスタ（Ｂ円゛）１６のベ
ースは、ＦＥＴｌ０のドレインに接続してドレイン電流
をＦＥＴＩＱに供給し、エミッタは所定の正電圧源に接
続している。

負抵抗器１８はＢＰＴ ｌ ５のコレクタとアース間に
接続し、出力電圧ＶＯはＢＰＴ１６のコレクタに直結し
た出力端子２０から導出される。

さて、ＦＥＴ１０が飽和状態で且つドレイン・ソース間
電圧が一定であれば、ドレイン電流ＩＤは次の第（１）
式で表わすことができる。

Ｉ Ｄ＝ Ｉ ＤＳＳ （１−Ｖ 、 ／ＶＰ）”
−（１）ここで、■ ：ゲート及びソース間を短絡
した場合のドレイン電流、■Ｐ：ピンチオフ電圧。

尚、ＦＥＴＩＱは接合型或いは金属酸化被膜半導体（Ｍ
ＯＳ）型のいずれでもよい。

ところで、ドレイン電流■。

はＢＰＴ１５のベース電流でもあるので、ＢＰＴ１６の
コレクタ電流Ｉｃは第（２）式で表わされる。

■ｏ＝βＩＤ ＝βＩ ＤＳＳ （１−Ｖ１／ＶＰ）”・・・（２）
ここで、βはＢＰＴ１６の電流増幅率である。

一方、出力電圧Ｖｏは、次の第（３）式で表わされる。

■ｏ＝ＩｃＲＬ ＝βＩ ＤＳＳ （１−Ｖ１／ＶＰ）２ＲＬ・、・・・
・（３） ここで、ＲＬは抵抗器１８の抵抗値である。

第（３）式から明らかなように、入力電圧■１と出力電
圧ＶＯとの間に放物線特性の関係がある。

尚、本実施例では、抵抗器１８の一端が接地されている
ので、出力電圧■。

の基準値はアース電圧であり浮遊することはない。

第２図は、本考案の実施例を示す回路図である。

この実施例は第１図にＮＰＮ型ＢＰＴ２２を加えたもの
である。

図面から明らかなように、ＢＰＴ２２のエミッタはＦＥ
Ｔ１０のドレインに、コレクタはＢＰＴ １６のベース
に、一方、ベースは正電圧源に接続している。

ＢＰＴ２２は、ＢＰＴ１６のベースからＦＥＴｌ０のド
レインに流れるドレイン電流ＩＤに対して緩衝素子とし
て作用するので、ＢＰＴ２２の挿入によって帯域幅を拡
大できると共に温度補償の効果がある。

尚、ＢＰＴ２２のベース電流をｉｂとすれば、出力電圧
Ｖ。

は Ｖｏ＝βＲ’ｔ、［Ｉｐ３ｓ （Ｉ Ｖ１／Ｖｐ）
２−ｉｂｌ・・・（４） となる。

第（４）式から、出力電圧Ｖｏと入力電圧Ｖ、との間に
、第１図と同様に、放物線特性（２乗特性）の関係があ
る。

以上説明したように、本考案に係る２乗回路は、周波数
を関数とする素子を含まないので、広範囲の入力信号周
波数にわたって無調節で動作できる。

したがって、本考案は周波数が変化する放物線波形信号
を発生する発生器として好適である。

更に、本考案は、１個又は２個のＢＰＴ、 １個のＦＥ
Ｔ、１個の負荷抵抗器を主要構成素子とするので、構成
が非常に簡単である。

更に又、負荷抵抗器の一端が基準電圧源に接続している
ので、他端から導出される出力電圧は浮動しない。

更に又、本考案は、ＢＰＴ ２２が緩衝素子として作用
し、出力端子２０に接続される負荷からＦＥＴＩＱを切
り離すので、負荷に影響されず、帯域を改善できるとう
効果を有する。

以上、本考案の実施例を説明したが、本実施例の変形及
び変更は当業者にとって自明である。

例えば、ＰＮＰ型として示したＢ円゛１６をＮＰＮ型に
、ＮＰＮ型として示したＢ円゛２２をＰＮＰ型にするこ
とができる。

この場合、ＩＤ及びｌｃの方向は実施例と逆になること
は当然である。

尚、バイアス電圧を調整するために、抵抗器をＦＥＴＩ
Ｑのソースとアース間に入れてもよい。

【図面の簡単な説明】

第１及び第２図は夫々本考案に係る原理及び実施例を示
す回路図である。 １０・・・・・・電界効果トランジスタ（ＦＥＴ）、１
６・・・・・・バイポーラ・トランジスタ（ＢＰＴ）、
１８−・・・・・負荷抵抗器。

Claims (1)

【実用新案登録請求の範囲】
1. ゲートに入力信号が供給され、ソースが基準電圧源に接
   続された電界効果トランジスタと、エミッタが上記電界
   トランジスタのドレインに接続され、ベースが所定電圧
   源に接続された第１バイポーラ・トランジスタと、ベー
   スが上記第１バイポーラ・トランジスタのコレクタに接
   続されると共にエミッタが上記所定電圧源に接続され、
   上記第１バイポーラ・トランジスタと導電型の異なる第
   ２バイポーラ・トランジスタと、該第２バイポーラ・ト
   ランジスタのコレクタ及び上記基準電圧源間に接続され
   た抵抗器とを具え、上記第２バイポーラ・トランジスタ
   のコレクタから出力信号を得ることを特徴とする２乗回
   路。