JPS60141009A - パルス増幅回路 - Google Patents
パルス増幅回路Info
- Publication number
- JPS60141009A JPS60141009A JP25003783A JP25003783A JPS60141009A JP S60141009 A JPS60141009 A JP S60141009A JP 25003783 A JP25003783 A JP 25003783A JP 25003783 A JP25003783 A JP 25003783A JP S60141009 A JPS60141009 A JP S60141009A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- mark rate
- effect transistor
- amplification
- increased
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Semiconductor Lasers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はパルス増幅回路に係り、特にマーク率に変化が
あっても出力パルスレベルに変化を生ぜしめないように
したパルス増幅回路に関する。
あっても出力パルスレベルに変化を生ぜしめないように
したパルス増幅回路に関する。
（（１）技術の背景
レーザの駆動回路にパルス増幅回路が使用されている。
この種パルス増幅回路は高速に動作し得ることに加えて
、入力パルス列のマーク率が変化してもその出力レベル
に変動を来さないことがパルス増幅回路の性能上要求さ
れる事柄である。
、入力パルス列のマーク率が変化してもその出力レベル
に変動を来さないことがパルス増幅回路の性能上要求さ
れる事柄である。
しかし、従来のこの種回路はその要求を満たし得ておら
ず、不都合を来しているので、上述の技術的課題に十分
応え得る技術手段の開発が要望されている。
ず、不都合を来しているので、上述の技術的課題に十分
応え得る技術手段の開発が要望されている。
（ハ）従来技術と問題点
従来のレーザの駆動回路として用いられているものには
、第１図に示される回路がある。この回路の入力Ｆ Ｅ
Ｔ ａに入る入力パルス列のマーク率に変化が生ずる
と、ツェナーダイオードｂに流れる電流に変化が生じ、
これにより出力ＦＥＴｃのゲート電圧の平均レベルに変
化が生じる。そのため、ＦＥＴｃのＶｇｓが変化し、そ
の相互コンダクタンスを変化させてしまうので、駆動パ
ルス列のレベルが変わって来るという不具合がある。
、第１図に示される回路がある。この回路の入力Ｆ Ｅ
Ｔ ａに入る入力パルス列のマーク率に変化が生ずる
と、ツェナーダイオードｂに流れる電流に変化が生じ、
これにより出力ＦＥＴｃのゲート電圧の平均レベルに変
化が生じる。そのため、ＦＥＴｃのＶｇｓが変化し、そ
の相互コンダクタンスを変化させてしまうので、駆動パ
ルス列のレベルが変わって来るという不具合がある。
（ニ）発明の目的
本発明は上述したような従来回路の有する欠点に鑑みて
創案されたもので、その目的は入力パルス列のマーク率
の変化に拘らず出力パルス列レベルを一定に保って後続
回路の動作に支障を生ぜしめないパルス増幅回路を提供
することにある。
創案されたもので、その目的は入力パルス列のマーク率
の変化に拘らず出力パルス列レベルを一定に保って後続
回路の動作に支障を生ぜしめないパルス増幅回路を提供
することにある。
（ホ）発明の構成
そして、この目的達成のため、本発明回路はマーク率が
変化するパルス列を受ける第１の増幅素子と、該増幅素
子の出力に入力を容量結合した第２の増幅素子と、上記
第１の増幅素子内のマーク率変化を反映する信号を出力
する端子に接続され、該信号に応答して上記第２の増幅
素子の利得を一定化し得る信号を上記第２の増幅素子の
利得制御可能な端子に供給する利得制御回路とを備えて
構成したものである。
変化するパルス列を受ける第１の増幅素子と、該増幅素
子の出力に入力を容量結合した第２の増幅素子と、上記
第１の増幅素子内のマーク率変化を反映する信号を出力
する端子に接続され、該信号に応答して上記第２の増幅
素子の利得を一定化し得る信号を上記第２の増幅素子の
利得制御可能な端子に供給する利得制御回路とを備えて
構成したものである。
〈へ）発明の実施例
以下、添イ」図面を参照しながら本発明の詳細な説明す
る。
る。
第２図は本発明の一実施例を示す。この図において、１
はパルス増幅回路で、この回路１は電界効果トランジス
タＦＥＴＩを第１の増幅素子とする増幅回路２の電界効
果トランジスタＦ Ｅ Ｔ１のゲートに入力端子３が接
続され、そのドレインが電界効果トランジスタＦＥＴ２
を第２の増幅素子とする増幅回路４の電界９）Ｊ果トラ
ンジスタＦＥＴ２のゲートへコンデンサ５を介して容量
結合される一方、電界効果トランジスタＦＥＴＩのソー
スと電界効果トランジスタＦＥＴ２のソースとの間に電
界効果トランジスタＦＥＴ２の利得を一定化するための
利得制御回路６が接続されてその要部を構成している。
はパルス増幅回路で、この回路１は電界効果トランジス
タＦＥＴＩを第１の増幅素子とする増幅回路２の電界効
果トランジスタＦ Ｅ Ｔ１のゲートに入力端子３が接
続され、そのドレインが電界効果トランジスタＦＥＴ２
を第２の増幅素子とする増幅回路４の電界９）Ｊ果トラ
ンジスタＦＥＴ２のゲートへコンデンサ５を介して容量
結合される一方、電界効果トランジスタＦＥＴＩのソー
スと電界効果トランジスタＦＥＴ２のソースとの間に電
界効果トランジスタＦＥＴ２の利得を一定化するための
利得制御回路６が接続されてその要部を構成している。
７は電界効果トランジスタＦＥＴ１のドレインと電源＋
Ｖとの間に接続された抵抗、８．９は夫々、電界効果ト
ランジスタＦＥＴ１のソースと基準電位（アース電位）
との間に接続された抵抗、コンデンサである。、１０は
電界リノ果トランジスタＦＥＴ２のドレインと電源子Ｖ
との間に接続された抵抗、１１．１２は夫々、電界すＪ
果トランジスタＦＥＴ２のソースと基準電位との間に接
続された抵抗、コンデンサである。１３ば電界効果トラ
ンジスタＦＥＴ２のゲートと基準電位との間に接続され
た抵抗である。
Ｖとの間に接続された抵抗、８．９は夫々、電界効果ト
ランジスタＦＥＴ１のソースと基準電位（アース電位）
との間に接続された抵抗、コンデンサである。、１０は
電界リノ果トランジスタＦＥＴ２のドレインと電源子Ｖ
との間に接続された抵抗、１１．１２は夫々、電界すＪ
果トランジスタＦＥＴ２のソースと基準電位との間に接
続された抵抗、コンデンサである。１３ば電界効果トラ
ンジスタＦＥＴ２のゲートと基準電位との間に接続され
た抵抗である。
利得制御回路６はコレクタを抵抗１６を介して十Ｖに接
続しエミッタを抵抗１４を介して基準電位に接続し九Ｎ
ＰＮ トランジスタＴＲＩのベースを電界効果トランジ
スタＦＥＴＩのソースに接続すると共に、トランジスタ
ＴＲＩのコレクタをベースに接続しエミッタを抵抗１５
を介して＋Ｖに接続したＰＮＰ型トランジスタＴＲ２の
コレクタを電界効果トランジスタＦＥＴ２のソースに接
続して構成されている。
続しエミッタを抵抗１４を介して基準電位に接続し九Ｎ
ＰＮ トランジスタＴＲＩのベースを電界効果トランジ
スタＦＥＴＩのソースに接続すると共に、トランジスタ
ＴＲＩのコレクタをベースに接続しエミッタを抵抗１５
を介して＋Ｖに接続したＰＮＰ型トランジスタＴＲ２の
コレクタを電界効果トランジスタＦＥＴ２のソースに接
続して構成されている。
次に、上記構成の本発明回路の動作を説明する。
電界効果１〜ランジスタＦＥＴＩのゲートに入力される
パルス列のマーク率が小さい値から大きい値へ変化した
とすると（第３図の（３−１）参照）、電界効果トラン
ジスタＦＥＴＩのドレインに現われる信号波形は第３図
の（３−２）に示すようになり、従って、電界効果トラ
ンジスタＦＥＴ２のゲートにががる信号波形の直流レベ
ルは維持されつつ交流的なレベルがマーク率の増大に応
じた値ａだけ上昇する。
パルス列のマーク率が小さい値から大きい値へ変化した
とすると（第３図の（３−１）参照）、電界効果トラン
ジスタＦＥＴＩのドレインに現われる信号波形は第３図
の（３−２）に示すようになり、従って、電界効果トラ
ンジスタＦＥＴ２のゲートにががる信号波形の直流レベ
ルは維持されつつ交流的なレベルがマーク率の増大に応
じた値ａだけ上昇する。
このような状態が電界効果トランジスタＦＩＥＴ１と電
界効果トランジスタＦＥＴ２との容量結合を介して生じ
るとき、利得制御回路６では次のような動作が生ずる。
界効果トランジスタＦＥＴ２との容量結合を介して生じ
るとき、利得制御回路６では次のような動作が生ずる。
即ち、マーク率の大きなパルス列が電界効果トランジス
タＦＥＴＩのゲートに印加されると、電界効果Ｉ・ラン
ジスタＦＥＴＩのソースの電位は上昇する。これにより
、トランジスタＴＲＩに流れる電流が増大し、そのコレ
クク電位が下降する。その結果として、トランジスタＴ
Ｒ２に流れる電流は増大し、電界効果トランジスタＦＥ
Ｔ２のソース電位は上昇する。この電界効果トランジス
タＦＢＴ２のソース電位の」二昇分は上述した電界効果
トランジスタＦＥＴ２のゲートにかかる交流的レベルの
上昇分ａとなるように利得制御回路６内の各構成要素定
数は決められている。
タＦＥＴＩのゲートに印加されると、電界効果Ｉ・ラン
ジスタＦＥＴＩのソースの電位は上昇する。これにより
、トランジスタＴＲＩに流れる電流が増大し、そのコレ
クク電位が下降する。その結果として、トランジスタＴ
Ｒ２に流れる電流は増大し、電界効果トランジスタＦＥ
Ｔ２のソース電位は上昇する。この電界効果トランジス
タＦＢＴ２のソース電位の」二昇分は上述した電界効果
トランジスタＦＥＴ２のゲートにかかる交流的レベルの
上昇分ａとなるように利得制御回路６内の各構成要素定
数は決められている。
従って、電界効果トランジスタＦＥＴ２のＶｇｓ電圧は
マーク率の増大に拘らず一定に維持され、その相互コン
ダクタンスｇｍは一定に保たれる。それ故、出力レベル
の変動はなくなり、本発明回路によっ−で駆動される被
駆動回路は従来駆動回路でば住してしまっていた不都合
を除き得る。
マーク率の増大に拘らず一定に維持され、その相互コン
ダクタンスｇｍは一定に保たれる。それ故、出力レベル
の変動はなくなり、本発明回路によっ−で駆動される被
駆動回路は従来駆動回路でば住してしまっていた不都合
を除き得る。
このような関係はマーク率の減少が生ずる場合にも維持
される。
される。
又、入力レベルが一定でない場合にも、利得制御回路を
調整することにより、出力レベルを一定に１呆つことが
出来る。
調整することにより、出力レベルを一定に１呆つことが
出来る。
なお、上記実施例においては、利得制御回路をバイポー
ラ１−ランジスタで構成する例について説明したが、電
界効果トランジスタで構成することも出来る。
ラ１−ランジスタで構成する例について説明したが、電
界効果トランジスタで構成することも出来る。
（ト）発明の効果
以上述べたように、本発明によれば、第１の増幅素子か
らマーク率の変動に伴う補償分を得て、これを第２の増
幅素子の利得制御可能な端子に印加して第１の増幅素子
に容量結合された第２の増幅素子の増幅入力に生ずるレ
ベル変動を相殺し、以て第２の増幅素子の利得変動を除
去して出力レベルを一定に維持しｊ９るとい・う’Ｊ果
がｉＭられる。
らマーク率の変動に伴う補償分を得て、これを第２の増
幅素子の利得制御可能な端子に印加して第１の増幅素子
に容量結合された第２の増幅素子の増幅入力に生ずるレ
ベル変動を相殺し、以て第２の増幅素子の利得変動を除
去して出力レベルを一定に維持しｊ９るとい・う’Ｊ果
がｉＭられる。
第１図は従来駆動回路の一例を示す図、第２図は本発明
の一実施例を示す図、第３図は本発明実施例の動作を説
明するだめの波形図である。 図中、ＦＥＴＩ、ＦＥＴ２は電界効果トランジスタ、５
はコンデンサ、６は利得制御回路である。 ＋Ｖ ＋Ｖ 第、２図 ノトーマーグ卆□人 小□マーク亭□人 小 マーグ率□人 第３図
の一実施例を示す図、第３図は本発明実施例の動作を説
明するだめの波形図である。 図中、ＦＥＴＩ、ＦＥＴ２は電界効果トランジスタ、５
はコンデンサ、６は利得制御回路である。 ＋Ｖ ＋Ｖ 第、２図 ノトーマーグ卆□人 小□マーク亭□人 小 マーグ率□人 第３図
Claims (1)
- 【特許請求の範囲】 ＋１１ マーク率が変化するパルス列を受ける第１の増
幅素子と、該増幅素子の出力に入力を容量結合した第２
の増幅素子と、上記第１の増幅素子内のマーク率変化を
反映する信号を出力する端子に接続され、該信号に応答
して上記第２の増幅素子の利得を一定化し得る信号を上
記第２の増幅素子の利得制御可能な端子に供給する利得
制御回路とを備えて構成したことを特徴とするパルス増
幅回路。 （２） 上記増幅素子は電界効果トランジスタで、上記
端子は上記電界効果トランジスタのソースであることを
特徴とする特許請求の範囲第１項記載のパルス増幅回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003783A JPS60141009A (ja) | 1983-12-28 | 1983-12-28 | パルス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003783A JPS60141009A (ja) | 1983-12-28 | 1983-12-28 | パルス増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60141009A true JPS60141009A (ja) | 1985-07-26 |
Family
ID=17201886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25003783A Pending JPS60141009A (ja) | 1983-12-28 | 1983-12-28 | パルス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60141009A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11739912B2 (en) | 2019-07-12 | 2023-08-29 | Koito Manufacturing Co., Ltd. | Aircraft lamp |
-
1983
- 1983-12-28 JP JP25003783A patent/JPS60141009A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11739912B2 (en) | 2019-07-12 | 2023-08-29 | Koito Manufacturing Co., Ltd. | Aircraft lamp |
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