JPS60665Y2 - 演算制御装置 - Google Patents

Description

【考案の詳細な説明】 く技術分野〉 本考案は演算制御装置に係り、特には簡単な回路を付加
するのみで演算速度を著しく速めた演算制御装置を提供
するものである。

〈従来技術〉 まず１１２３÷２３Ｊの除算を例にとり従来の演算制御
装置を説明する。

第１図は演算開始時に於けるシフトレジスタの内容を示
すシフトレジスタ状態図でであり、第２図は従来の演算
（除算）制御装置の説明に供する除算のフローチャート
である。

第１図に於いて１は表示用レジスタ（Ｘレジスタ）であ
り、２，３は演算レジスタ（Ｙレジスタ、Ｚレジスタ）
である。

ＩＨｌ（３）□□□÷■（３）とキー操作するごとによ
゛す、表示用レジスタ１には除数２３が、演算レジスタ
２によ被除数１２３が導入される。

その後目キーを操作することにより表示用レジスタ１に
記憶されていた除数２３が演算レジスタ３に転送され、
表示用レジスタ１の内容は零となって、第１図に示す演
算開始時のシフトレジスタ状態となる。

表示用レジスタ１中の１桁Ｗは演算終了を判断するため
のデータ保持用の桁として用いられ、表示数値が８桁の
場合には数値７（表示数値桁数１）が演算開始時に導入
される。

以下第２図のフローチャートに基づいて従来の演算制御
装置を説明していく。

図のフローチャートに示す如く、第１、第２ステツプに
於いて演算レジスタ２ （Ｙレジスタ）の内容から演算
レジスタ３ （Ｚレジスタ）の内容を減算し、表示用レ
ジスタ１ （Ｘレジスタ）の数値記憶部の最下位桁Ｘ
。

に１１ヨ加算する。次ステツプに於いてはｒＹ−Ｚ＋Ｙ
ヨ減算においてボローＦＣが発生したかどうかを判断す
る。

今の場合’Ｙ−Ｚヨの計算は’１２３−２３ヨとなりボ
ローＦＣは発生しない。

従って図のフローチャートに示す如く再び’Ｙ−Ｚ ＋
ＹＪＸ’Ｘ、＋１→Ｘｏヨを順次実行して、再びポロー
ＦＣ判断を行う。

以下ボローＦＣが発生するまで同様の動作を繰り返す。

ボローＦＣが発生すると、ｒＸｏ−１→ｘｏＪ、”Ｙ＋
Ｚ−Ｙヨを順次実行して為の内容、演算レジスタ２の内
容を修正した後、表示用レジスタ１中の演算終了を判断
する為のデータ保持用の桁Ｗの内容が零か否かを判断す
る。

今の場合Ｗの内容はｒ７ヨでありＷ＼ＯＪであるので図
のフローチャートに示す如＜’Ｗ−１→Ｗヨ、１表示用
レジスタ１（但し数値記憶部のみ）の１桁左シフトヨ、
′演算レジスタ２の１桁左シフトヨを順次実行して、再
び”Ｙ−Ｚ−ＹＪ、 ’Ｘｏ＋１−＋ＸｏＪを順次実
行する。

今ノ場合ｒＹ−Ｚ−＋Ｙヨノ計算ハ１８０−２３Ｊトな
りボローＦＣは発生しない。

従って’Ｙ−Ｚ→Ｙ Ｊ、 ” Ｘｏ ＋ ｌ →Ｘ
ｏＪを順次実行して再びボローＦＣ判断を行う。

以下ボローＦＣが発生するまで同様の動作を繰り返す。

ボローＦＣが発生すると’Ｘｏ−１→反ヨ、′Ｙ十Ｚ−
＋Ｙ、を順次実行して丸の内容、演算レジスタ２の内容
を修正した後、Ｗの内容が零か否かを判断する。

今の場合Ｗの内容はｒ６ヨであり’ｗ−ｘｏＪてあル（
７）テ’Ｗ−１→ＷＪＸ’表示用レジスタ１の１桁左シ
フト、′演算レジスタ２の１桁左シフトヨを順次実行し
て、再び”Ｙ−Ｚ→ＹＪ、’Ｘｏ＋１→Ｘｏ、を順次実
行する。

以下同様の動作を繰り返してＷの内容が零となり、ｒＷ
＝０ヨを検出すると除算は終了する。

この時表示用レジスタ１には商が、演算レジスタ２には
余りが求まっている。

上述の如〈従来の演算制御装置に於いてはｒＹ−Ｚ→Ｙ
Ｊ、”ｘｏ＋１−反ヨを順次実行してｄ釦−ＦＣが発生
したかどうか判断し、発生していなケレハ再びｒＹ−２
＋ＹＪ１ ｒＸｏ＋１→Ｘｏ、、Ｉを順次実行し、発生
していれば’Ｘｏ １＝ＸＯＪｓ ’Ｙ＋２→ＹＪ
を順次実行して反、演算レジスタ２の内容を修正した後
’ｗ＝ｘｏヨの判断を行うというように除算を実行させ
ている。

即ち従来の演算制御装置は’Ｙ−Ｚ−Ｙヨ、’Ｘｏ ＋
１→反ヨ、ポ’ｏ−ＦＣ判断を３ワードタイムで実行す
る構成でありそのためには演算時間が長くなるという欠
点があった。

〈考案の目的〉 本考案は上記従来の演算制御装置の欠点に鑑みなされた
ものであり、従来の演算制御装置に比較して著しく演算
時間が短絡される演算制御装置を得ることを目的として
なされたものである。

〈考案の概要〉 本考案の概要は以下のとおりである。

即ち本考案の演算制御装置は、上記表示用レジスタ１の
最下位桁淘の１１Ｊ加算を実行する加算器を、演算レジ
スタ２の内容と演算レジスタ３の内容の減算を実行する
加減算器とは別途設け、Ｘｏのｒ１ヨ加算と、演算レジ
スタ２の内容と演算レジスタ３の内容の減算とを同一ワ
ードタイム内に実行させるようにして演算時間を短縮さ
せたことを特徴とするものである。

〈実施例〉 以下実施例に基づいて本考案の演算制御装置を詳細に説
明する。

第３図は本考案の一実施例の説明に供する除算のフロー
チャートであり、第４図は同実施例の説明に供する回路
図である。

本実施例に於いては１Ｙ−Ｚ＋ＹＪＸ ｒＸｏ＋１−Ｘ
、ヨ ′ボローＦＣ判断ヨを同一ワードタイム内に実行
させるように構成している。

演算開始時のレジスタ状態は従来と同様である。

まず第４図に示す回路について説明しておく。

図に於いて２，３は演算レジスタ（Ｙレジスタ、２レジ
スタ）であり、４は’Ｙ−Ｚ→ＹＪを実行するための加
減算器である。

また１は表示用レジスタ（Ｘレジスタ）である。

表示用レジスタ１は１桁４ビツト、１漸構戒のシフトレ
ジスタであり、最下位桁は遊び桁、２桁目から９桁目は
数値記憶用の桁、１１桁桁目は演算終了を判断するため
のデータ保持用の桁である。

５は表示用レジスタ１に於ける数値記憶部の最下位桁Ｘ
。

の内容をｒ１ヨずつ加算する為に設けられる加減算器で
ある。

即ち表示用レジスタ１の下位より２桁目よりの出力信号
は、ディジットタイム信号Ｔ１、マイクロオーダ■を他
の２人力とするアンドゲート６の第３の入力端子に供給
され、このアンドゲート６の出力信号は上記加減算器５
の一方の入力に供給されている。

ディジットタイム信号Ｔ□はディジットタイムＴ１に於
いてのみ高レベルとなる信信号であり、ディジットタイ
ムＴ□は数値記憶部の最下位桁即ちＸ。

の内容が、表示用レジスタ１の下位より２桁目から導出
されるタイミングに相当する。

またマイクロオーダ■はＲＯＭ （ＲＥＡＤ ＯＮＬＹ
ＭＥＭＯＲＹ）の同一番地に記憶されている命令’Ｙ−
Ｚ−＋Ｙ、、’Ｘ、＋１→ｘＯＪ、 ’ボｏ−ＦＣ判
断ヨが読み出された時発生するマイクロオーダである。

また表示用レジスタ１の下位より２桁目よりの出力信号
は、ディジットタイム信号Ｔ１の反転信号Ｔ□及び前記
マイクロオーダ■を他の２人力とするアンドゲート７の
第３の入力端子に供給されている。

そして前記加減算器５の出力とアンドゲート７の出力は
オアゲート８の２入力端子に供給されており、オアゲー
ト８の出力は表示用レジスタ１の最下位桁に入力される
ようになっている。

上記の構成より明らかな如＜ ’Ｙ−Ｚ−ＹＪ。

’Ｘｏ＋１→ＸＯＪ、′ボローＦＣ判断ヨ命令が読み出
され、マイクロオーダ■が発生するとディジットタイム
Ｔ１に於いてはアンドゲート６が有効となり、数値記憶
部の最下位桁即ちＸ。

の内容がアンドゲート６を介して加減算器５に与えられ
てｒＩＪ加算された内容が表示用レジスタ１の最下位桁
に導入される。

ディジットタイムＴ１以外のディジットタイムに於いて
はアンドゲート７が有効となっており、表示用レジスタ
１の下位より２桁目から導出された内容はそのまま最下
位桁に導入される。

９はボローＦＣが発生したかど・）かを判断するために
設けられるＲ３Ｓ型フリップフロップである。

即ち演算レジスタ２の内容と演算レジスタ３の内容の減
算を実行する加減算器４よりのボロー出力ＦＣがマイク
ロオーダ■を他の入力とするアンドゲート１０の第２の
入力端子に与えられており、このアントゲ−１−１０の
出力が前記フリップフロップ９のセット入力端子に与え
られている。

なおフリップフロップ９のリセット入力端子にはリセッ
ト信号としてのビットタイム信号Ｔ１□ｔ、ｓ カ入力
されている。

以下第３図のフローチャートに基づいて本実施例の演算
制御装置を更に詳細に説明していく。

従来例の説明と同様１２３÷２３ヨの除算を例にとり説
明する。

演算開始時のレジスタ状態は従来と同様である。

図のフローチャートに示す如く第１ステツプでは’Ｙ−
Ｚ→ＹＪ、 ”恥＋１→札、′ボローＦＣ判断ヨの３
命令を同時に実行させる。

即ちｒＹ−Ｚ−４−Ｙ、、’Ｘｏ＋１ 、Ｘ、、′ボｏ
−ＦＣ判断ヨに対応するＲＯＭの番地がアドレスされ、
マイクロオーダ■が発生すると、加減算器４により演算
レジスタ２の内容と演算レジスタ３の内容の減算が実行
される。

それとともにフリップフロップ９によりボローＦＣが発
生したかどうかが判断され、又加減算器５により反の内
容が１１ヨ加算される。

フリップフロップ９の出力はＲＯＭの番地選択を行うア
ドレスフリップフロップの中の特定のフリップフロップ
の入力に与えられるように構成されており、フリップフ
ロップ９の出力がｒＩＪかｒＯＪかによって上記特定の
アドレスフリップフロップの内容が制御されることによ
り、次番地がフリップフロップ９の判定出力に基づいて
選択される。

更に述べるならばフリップフロップ９の出力がｒＯＪの
場合は同一番地にとどまり、ｒＩＪの場合は’Ｘｏ−１
→反ヨ命令が記憶されている番地に進む。

今の場合’ｙ−ＺＪ（７）計算は１２３−２３Ｊテあり
、ボローＦＣは発生しない。

従って上記した如く同一番地を再び実行する。

ボローＦＣが発生するまで’Ｙ−Ｚ−Ｙヵ１ｘｏ＋１→
ｘｏヨ、′ボローＦＣ判断ヨの３命令を同一ワードタイ
ム内に実行する動作を繰り返す。

ボローＦＣが発生すると、フリップフロップ９の出力に
基づいて次番地は’Ｘｏ−１−Ｘ。

ヨ命令番地となる。

’Ｘｏ １→ねヨ、更に次番地に於いてｒＹ＋Ｚ−Ｙ
Ｊを実行して反の内容、演算レジスタ２の内容を修正し
た後Ｗの内容が零か否かを判断する。

今の場合Ｗの内容は１７ヨでありｒｗ＼０ヨであるので
図のフローチャートに示す如＜”Ｗ−１→Ｗ、、ｒ表示
用レジスタ１ （但し数値記憶部のみ）の１桁左シフト
ヨ、′演算レジスタ２の１桁左シフトヨを順次実行して
再びｒＹ−Ｚ−Ｙ、、ｒ′ＡＯ＋１→Ｘｏヨ、′ボロー
ＦＣ判断ヨを同一ステップに於いて実行する。

ボローＦＣが発生するまでは同一番地にとどまり’Ｙ−
Ｚ＋Ｙ、、”Ｘｏ＋ｌ 、Ｘｏ、、′ボローＦＣ判断ヨ
の３命令を同一ワードタイム内に実行する動作を繰り返
す。

ボローＦＣが発生スルト’Ｘｏ−１→ｘｏ、 ’Ｙ十
Ｚ−Ｙヨを順次実行して、反の内容、演算レジスタ２の
内容を修正した後、Ｗの内容が零か否かを判断する。

今の場合Ｗの内容はｒ″６Ｊでありｒｗ＼ＯＪであるの
で’Ｗ−１→Ｗ３ ′表示用レジスタ１の１桁左シフト
ヨ、′演算レジスタ２の１桁左シフトヨを順次実行して
、再び’Ｙ−Ｚ→ＹＪ、″Ｘｏ＋１−ＸｏＪ、 ’ボ
ローＦＣ判断ヨを同一ステップに於いて実行する。

以下同様の動作を繰り返してＷの内容が零となり、’ｗ
＝ｏ Ｊを検出すると除算は終了する。

この時表示用レジスタ１には商が、演算レジスタ２には
余りが求まっている。

く効果〉 以上詳細に説明したように本考案の演算制御装置は、表
示用レジスタ１の最下位桁（数値記憶部の最下位桁）即
ち為の７１Ｊ加算を実行する加算器を、演算レジスタ２
の内容と演算レジスタ３の内容の減算を実行する加減算
器とは別途設け、ＸｏのｒＩＪ加算と、演算レジスタ２
の内容と演算レジスタ３の内容の減算とを同一ワードタ
イム内に実行させるように構成したことを特徴とするも
のである。

従って本考案の演算制御装置によれば簡単な回路を付加
するのみで演算に要するステップ数を著しく低減させる
ことができ演算時間を従来の装置に比較して著しく短縮
することができる。

【図面の簡単な説明】

第１図は演算開始時に於けるシフトレジスタの内容を示
すシフトレジスタ状態図、第２図は従来の演算（除算）
制御装置の説明に供する除算のフローチャート、第３図
は本考案の一実施例の説明に供する除算のフローチャー
ト、第４図は同実施例の説明に供する回路図である。 符号、１：表示用レジスタ、２，３：演算レジスタ、４
：加減算器、５：加減算器。

Claims (1)

1. 【実用新案登録請求の範囲】 第１乃至第３のシフトレジスタを設け、上記第１のシフ
   トレジスタには被除数を、上記第２のシフトレジスタに
   は除数を記憶させ、上記第１のシフトレジスタの内容と
   上記第２のシフトレジスタの内容の減算を加減算器にて
   行うとともに、上記第３のシフトレジスタの内容に１１
   ヨずつ加算することによって、上記第３のシフトレジス
   タに商を求めるようにした演算制御装置に於いて、上記
   第３のシフトレジスタの最下位桁と２桁目との間に、 上記２桁目から導出されるタイミング信号とディジット
   タイム信号とメモリの同一番地に記憶されている複数の
   命令が読み出されたとき発生するマイクロオーダに応答
   する第１のアンドゲート回路と、 上記タイミング信号、上記ディジットタイム信号の反転
   信号及び上記マイクロオーダに応答する第２のアンドゲ
   ート回路と、 上記第１のアンドゲート回路の出力に応答して加算信号
   を出力する加算器と、 上記第２のアンドゲート回路と上記加算器のオア出力を
   上記第３のシフトレジスタの最下位桁に導入するための
   オアゲート回路とを介在させてなることを特徴とする演
   算制御装置。