JPS6065614A - ヒステリシスを有する電圧比較回路 - Google Patents
ヒステリシスを有する電圧比較回路Info
- Publication number
- JPS6065614A JPS6065614A JP58173717A JP17371783A JPS6065614A JP S6065614 A JPS6065614 A JP S6065614A JP 58173717 A JP58173717 A JP 58173717A JP 17371783 A JP17371783 A JP 17371783A JP S6065614 A JPS6065614 A JP S6065614A
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- JP
- Japan
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- hysteresis
- circuit
- voltage
- resistor
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の属する技術分野〕
この発明はヒステリシスを有する電圧比較回路。
特にヒステリシスを可変妃できる半導体集積回路に有効
な電圧比較回路に関する。更に詳しく述べると、ある一
定のヒステリシス量は集積回路内の定数で固定され、ヒ
ステリシス蔗を変更する場合には集積回路外部に個別抵
抗を接続することにより、ヒステリシス量を町変九でき
るようにした′ＩＩも圧比較回路に関する。 〔従来技術とその問題点〕 このイ止のヒステリシスをもった電圧比較回路としては
第１図に示すような回路が知らｒ、る。すなわち、トラ
ンジスタＱ＋ ＋ Ｑ２ ＋ Ｑ３および定電流吸込諒
１で構成される公知の差動増幅回路と、トランジスタＱ
３の出力′嵯流で駆動されろトランジスタＱ４ ＋ Ｑ
ｓ ＋ Ｑｓの出力回路と、差動入力の一方の入力点２
に抵抗Ｒ，を介して比較基準電圧Ｖｒｅｆを、続し、更
に抵抗Ｒ２および出力トランジスタＱ６と同時１１ｆＫ
動されるトランジスタＱ７を接続することによってヒス
テリシス特性を持たせ、差動入力の他の一方を信号入力
端子３とするような電圧比較回路がある。このような回
路圧おいては、入力信号′
な電圧比較回路に関する。更に詳しく述べると、ある一
定のヒステリシス量は集積回路内の定数で固定され、ヒ
ステリシス蔗を変更する場合には集積回路外部に個別抵
抗を接続することにより、ヒステリシス量を町変九でき
るようにした′ＩＩも圧比較回路に関する。 〔従来技術とその問題点〕 このイ止のヒステリシスをもった電圧比較回路としては
第１図に示すような回路が知らｒ、る。すなわち、トラ
ンジスタＱ＋ ＋ Ｑ２ ＋ Ｑ３および定電流吸込諒
１で構成される公知の差動増幅回路と、トランジスタＱ
３の出力′嵯流で駆動されろトランジスタＱ４ ＋ Ｑ
ｓ ＋ Ｑｓの出力回路と、差動入力の一方の入力点２
に抵抗Ｒ，を介して比較基準電圧Ｖｒｅｆを、続し、更
に抵抗Ｒ２および出力トランジスタＱ６と同時１１ｆＫ
動されるトランジスタＱ７を接続することによってヒス
テリシス特性を持たせ、差動入力の他の一方を信号入力
端子３とするような電圧比較回路がある。このような回
路圧おいては、入力信号′
【Ｅ圧Ｖｉｎと基準電圧Ｖｒ
ｅｆの関係が、Ｖｉｎ ＜ Ｖｒｅｆの場合はトランジ
スタＱ２がＯＮ ｒ Ｑｔ ＨＱ３がＯＦ’Ｆ 。 従ってトランジスタＱ４もＯＦＦとなる。 トランジスタＱ４がＯＦＦであるからトランジスタＱ５
はＯＮとなり、出力トランジスタＱ６とトランジスタＱ
７はＯＦＦ状態である。このような状態では抵抗Ｒ２は
回路から切離されるため、入力信号電圧Ｖ ｉ ｎは基
準電圧Ｖｒｅｆで比較される。一方、Ｖｉｎ ＞Ｖｒｅ
ｆの場合は前述の場合と逆の状態となり、出力トランジ
スタＱ６はＯＮ、トランジスタＱ７もＯＮであるから差
動入力点２に加わる電圧は約Ｂ、２ ｘＶｒｅｆ／（Ｒ
ｔ 十Ｒｚ ）となる。従って、この場合の第１のヒス
テリシス量は（１）式で与えられる。 Ｃ１−−−ｈ−） ｘ ｔｏｏ （％３ ・・・・・・
・・・・・・・・・・・（１）ＩＪ 十Ｒ２ 半導体集積回路などの場合、ヒステリシス量を固定して
使う用途には（１）式で得られるヒステリシス量になる
ように、あらかじめ抵抗ａｔ 、 Ｒ２の値を設計すれ
ば良いが、用途によっては、しばしばヒステリシス量を
ｇＴ＆としたい要求が生じる。ヒステリシス量を可変と
する場合、（１）式から明らかなように抵抗Ｒ１または
１′Ｌ２を調整することで可能である。具体例としては
、差動入力点２と抵抗ＩＬｚとトランジスタＱ７のコレ
クタとの接続点４とに外部端子を設け、この外部端子２
および４を通じて抵抗Ｒ２に並列に外部抵抗を接続する
こと建より、等価的に抵抗比２の値を可変としヒステリ
シス量を調整できる。しかし、この方法によれば、特に
半導体集積回路の場合、抵抗Ｒ１，Ｒ２は半導体抵抗で
あり、個別抵抗とは特性（特に温度係数）に著しく差異
があるのが普通であるため、特性の異なる内部抵抗と外
部抵抗の組合せで得られるヒステリシス特性は、あまり
良好なものが得られない欠点がある。更に、ヒステリシ
スを調整するための端子が２個所必要とし、集積回路の
規模を大きくする欠点がある。 〔発明の目的〕 この発明の目的は、上述の欠点を除去し、外部抵抗を接
続しない場合には集積回路固有のヒステリシスが得られ
、外部抵抗を接続することによって、ヒステリシス特性
を損なうことなくヒステリシス量をＩＡＩ整できる電圧
比較回路、特に半導体集イλ化電圧比較回路を得ること
にある。今一つの目的は、ヒステリシス量を調整するた
めの外部端子が必要限最少とｌよるような半導体集積回
路を得ることである。 〔発明の実施例〕 次にこの発明の実施例について詳細に説明する。 第２図はこの発明の一実ｔａ例を示すもので、Ｍ１図の
従来回路と共通部分については第１図と同一の記号を用
いである。トランジスタＱ４のコレクタを抵抗比８を介
してトランジスタＱ８のベースに接４・にし、トランジ
スタＱ８のコレクタをヒステリシス、Ａ務用外部端子５
とする。トランジスタＱ８のコレクタは抵抗ｒＬ９を介
して差動入力端子３に接続する。端子３には比較しよう
とする入力信号電圧Ｖｉｎが入力されるが、通常は、基
準電圧Ｖｒｅｆより高レベルで比較する場合が多く、そ
の場合は抵抗ＲＩＯ、Ｒ１１の分圧回路を介して入力信
号′Ｉ「圧Ｖｉｎを入力させることが多い。このように
構成された電圧比較回路は、従来回路で説明した、トラ
ンジスタＱ７と抵抗Ｒ１，几２によって差動入力点２に
作用する第１のヒステリシス祉とは別に、トランジスタ
Ｑ８と抵抗ＲＩ９ ＋ ｆＬｈｏ 、 ＴＬ＋＋によっ
て差動入力点３側にも第２のヒステリシス−計が作用す
ることになる。すなわち、作動入力点３の一位が作動入
力点２の電位より低くなるような入力信号状態の場合、
トランジスタＱ２はＯＮ、）ランジスタＱ＋＋Ｑ３はＯ
ＦＦであるからトランジスタＱ４はＯＦＦ 。 Ｑ８はＯＮの状態である。このような状態では、抵抗Ｒ
９とＲ１１が並列に接続されるため、入力点３に入力さ
れる入力信号Ｖｉｎの信号レベルはである。 一方、入力点３の電位が入力点２の電位より高い入力信
号状態の場合は、前述と逆の状態となり、トランジスタ
Ｑ８はＯＦＦであるから入力点３に入力する入力信号Ｖ
ｉｎの信号レベルは 几１１ （□）・Ｖｉｎ Ｒ＋ｏ＋Ｒｈ である。 従って、ここで得られる第２のヒステリシス置は（２）
式で与えられろ。 １１ （□） Ｒｈｏ ＋ Ｒ。 このように第１のヒステリシス回路と第２のヒステリシ
ス回路とを有する電圧比較回路の総合ヒステリシスはは
、それぞれのヒステリシス盪の和。 弐（１） −＋−（２）で与えられる。 ここで、半導体集積回路化する場合、抵抗Ｒ１゜Ｒ２で
溝成スる第１のヒステリシス回路は集積回路に内蔵する
ことにより、抵抗Ｒ１とＲ２は同一特性の半導体抵抗で
構成されるため、きわめて良好なヒステリシス特性が得
られろ。抵抗ｎｌｏ 、 Ｒ１１は通常、電圧比較レベ
ルを調整する目的から集積回路外で構成されるため、第
２のヒステリシス回路を形成する抵抗Ｒ９を集積回路外
で構成させれば、抵抗Ｒ９＋ ＲＩＯ＋几】１は同一特
性の個別抵抗で構成できるため、きわめて良好なヒステ
リシス特性が得られると共に、抵抗値の変更も可能であ
るから自由にヒステリシス′ｋを調整できる利点がある
。第２図の実施例では点線で囲んだ部分が集積回路の範
囲を示すものである。 〔発明の効果〕 この発明によれば、差動入力形屏圧比較回路の入力点２
および３に、それぞれ単独ｉＣ第１のヒステリシス回路
および第２のヒステリシス回路を設け、第１のヒステリ
シス回路は集積回路内で固定し、第２のヒステリシス回
路は集積回路外で構成するようにしたため、第１のヒス
テリシス回路で決まる固有のヒステリシスで使用する場
合には、−切の外部４品を必要とすることなく経済的！
ｔｃｌｌ成できる効果がある。 更に、ヒステリシスを調整して使用する場合には、第２
のヒステリシス回路により、ヒステリシス特性を損うこ
となく、必要最少板の外付抵抗により自由に設定できる
効果がある。 更に、集積回路では、端子数を必要最少板とすることが
、低コストな集積回路を開発する上で一つの一１１題で
あるが、第２のヒステリシス回路を構成するために必要
なｙ；に子の内、端子３はもともと入力端子として必要
であり、ヒステリシス調整用としては端子５を追加する
のみである。また、端子５を比１戒回路の出力（■０）
として共用できる場合もあり、この場合にはまったく新
たな端子を必要とぜず、“ｉ！ｆＫ呆積回路化に効果が
ある。 なお、この発明は以上の実施例だけに限定されるもので
はな（、この発明の思想の範囲内において、１重々Ｊ、
ＩＮを加え得るものであることは勿論である。
ｅｆの関係が、Ｖｉｎ ＜ Ｖｒｅｆの場合はトランジ
スタＱ２がＯＮ ｒ Ｑｔ ＨＱ３がＯＦ’Ｆ 。 従ってトランジスタＱ４もＯＦＦとなる。 トランジスタＱ４がＯＦＦであるからトランジスタＱ５
はＯＮとなり、出力トランジスタＱ６とトランジスタＱ
７はＯＦＦ状態である。このような状態では抵抗Ｒ２は
回路から切離されるため、入力信号電圧Ｖ ｉ ｎは基
準電圧Ｖｒｅｆで比較される。一方、Ｖｉｎ ＞Ｖｒｅ
ｆの場合は前述の場合と逆の状態となり、出力トランジ
スタＱ６はＯＮ、トランジスタＱ７もＯＮであるから差
動入力点２に加わる電圧は約Ｂ、２ ｘＶｒｅｆ／（Ｒ
ｔ 十Ｒｚ ）となる。従って、この場合の第１のヒス
テリシス量は（１）式で与えられる。 Ｃ１−−−ｈ−） ｘ ｔｏｏ （％３ ・・・・・・
・・・・・・・・・・・（１）ＩＪ 十Ｒ２ 半導体集積回路などの場合、ヒステリシス量を固定して
使う用途には（１）式で得られるヒステリシス量になる
ように、あらかじめ抵抗ａｔ 、 Ｒ２の値を設計すれ
ば良いが、用途によっては、しばしばヒステリシス量を
ｇＴ＆としたい要求が生じる。ヒステリシス量を可変と
する場合、（１）式から明らかなように抵抗Ｒ１または
１′Ｌ２を調整することで可能である。具体例としては
、差動入力点２と抵抗ＩＬｚとトランジスタＱ７のコレ
クタとの接続点４とに外部端子を設け、この外部端子２
および４を通じて抵抗Ｒ２に並列に外部抵抗を接続する
こと建より、等価的に抵抗比２の値を可変としヒステリ
シス量を調整できる。しかし、この方法によれば、特に
半導体集積回路の場合、抵抗Ｒ１，Ｒ２は半導体抵抗で
あり、個別抵抗とは特性（特に温度係数）に著しく差異
があるのが普通であるため、特性の異なる内部抵抗と外
部抵抗の組合せで得られるヒステリシス特性は、あまり
良好なものが得られない欠点がある。更に、ヒステリシ
スを調整するための端子が２個所必要とし、集積回路の
規模を大きくする欠点がある。 〔発明の目的〕 この発明の目的は、上述の欠点を除去し、外部抵抗を接
続しない場合には集積回路固有のヒステリシスが得られ
、外部抵抗を接続することによって、ヒステリシス特性
を損なうことなくヒステリシス量をＩＡＩ整できる電圧
比較回路、特に半導体集イλ化電圧比較回路を得ること
にある。今一つの目的は、ヒステリシス量を調整するた
めの外部端子が必要限最少とｌよるような半導体集積回
路を得ることである。 〔発明の実施例〕 次にこの発明の実施例について詳細に説明する。 第２図はこの発明の一実ｔａ例を示すもので、Ｍ１図の
従来回路と共通部分については第１図と同一の記号を用
いである。トランジスタＱ４のコレクタを抵抗比８を介
してトランジスタＱ８のベースに接４・にし、トランジ
スタＱ８のコレクタをヒステリシス、Ａ務用外部端子５
とする。トランジスタＱ８のコレクタは抵抗ｒＬ９を介
して差動入力端子３に接続する。端子３には比較しよう
とする入力信号電圧Ｖｉｎが入力されるが、通常は、基
準電圧Ｖｒｅｆより高レベルで比較する場合が多く、そ
の場合は抵抗ＲＩＯ、Ｒ１１の分圧回路を介して入力信
号′Ｉ「圧Ｖｉｎを入力させることが多い。このように
構成された電圧比較回路は、従来回路で説明した、トラ
ンジスタＱ７と抵抗Ｒ１，几２によって差動入力点２に
作用する第１のヒステリシス祉とは別に、トランジスタ
Ｑ８と抵抗ＲＩ９ ＋ ｆＬｈｏ 、 ＴＬ＋＋によっ
て差動入力点３側にも第２のヒステリシス−計が作用す
ることになる。すなわち、作動入力点３の一位が作動入
力点２の電位より低くなるような入力信号状態の場合、
トランジスタＱ２はＯＮ、）ランジスタＱ＋＋Ｑ３はＯ
ＦＦであるからトランジスタＱ４はＯＦＦ 。 Ｑ８はＯＮの状態である。このような状態では、抵抗Ｒ
９とＲ１１が並列に接続されるため、入力点３に入力さ
れる入力信号Ｖｉｎの信号レベルはである。 一方、入力点３の電位が入力点２の電位より高い入力信
号状態の場合は、前述と逆の状態となり、トランジスタ
Ｑ８はＯＦＦであるから入力点３に入力する入力信号Ｖ
ｉｎの信号レベルは 几１１ （□）・Ｖｉｎ Ｒ＋ｏ＋Ｒｈ である。 従って、ここで得られる第２のヒステリシス置は（２）
式で与えられろ。 １１ （□） Ｒｈｏ ＋ Ｒ。 このように第１のヒステリシス回路と第２のヒステリシ
ス回路とを有する電圧比較回路の総合ヒステリシスはは
、それぞれのヒステリシス盪の和。 弐（１） −＋−（２）で与えられる。 ここで、半導体集積回路化する場合、抵抗Ｒ１゜Ｒ２で
溝成スる第１のヒステリシス回路は集積回路に内蔵する
ことにより、抵抗Ｒ１とＲ２は同一特性の半導体抵抗で
構成されるため、きわめて良好なヒステリシス特性が得
られろ。抵抗ｎｌｏ 、 Ｒ１１は通常、電圧比較レベ
ルを調整する目的から集積回路外で構成されるため、第
２のヒステリシス回路を形成する抵抗Ｒ９を集積回路外
で構成させれば、抵抗Ｒ９＋ ＲＩＯ＋几】１は同一特
性の個別抵抗で構成できるため、きわめて良好なヒステ
リシス特性が得られると共に、抵抗値の変更も可能であ
るから自由にヒステリシス′ｋを調整できる利点がある
。第２図の実施例では点線で囲んだ部分が集積回路の範
囲を示すものである。 〔発明の効果〕 この発明によれば、差動入力形屏圧比較回路の入力点２
および３に、それぞれ単独ｉＣ第１のヒステリシス回路
および第２のヒステリシス回路を設け、第１のヒステリ
シス回路は集積回路内で固定し、第２のヒステリシス回
路は集積回路外で構成するようにしたため、第１のヒス
テリシス回路で決まる固有のヒステリシスで使用する場
合には、−切の外部４品を必要とすることなく経済的！
ｔｃｌｌ成できる効果がある。 更に、ヒステリシスを調整して使用する場合には、第２
のヒステリシス回路により、ヒステリシス特性を損うこ
となく、必要最少板の外付抵抗により自由に設定できる
効果がある。 更に、集積回路では、端子数を必要最少板とすることが
、低コストな集積回路を開発する上で一つの一１１題で
あるが、第２のヒステリシス回路を構成するために必要
なｙ；に子の内、端子３はもともと入力端子として必要
であり、ヒステリシス調整用としては端子５を追加する
のみである。また、端子５を比１戒回路の出力（■０）
として共用できる場合もあり、この場合にはまったく新
たな端子を必要とぜず、“ｉ！ｆＫ呆積回路化に効果が
ある。 なお、この発明は以上の実施例だけに限定されるもので
はな（、この発明の思想の範囲内において、１重々Ｊ、
ＩＮを加え得るものであることは勿論である。
回路の−しｌを示す回路図、第２図はこの発明の一実論
例を示す回路図である。 Ｑ＋ −Ｑｓ ： ｌ’ランジスタ、■（，１〜几ＩＩ
：抵抗、Ｖｒｅｆ ：基準電圧、■ｃｃ：成源、Ｖｉｎ
：入力信号電圧、Ｖｏ ： ’を圧比較器出力、Ｈｙｓ
：ヒステリシス出力。
例を示す回路図である。 Ｑ＋ −Ｑｓ ： ｌ’ランジスタ、■（，１〜几ＩＩ
：抵抗、Ｖｒｅｆ ：基準電圧、■ｃｃ：成源、Ｖｉｎ
：入力信号電圧、Ｖｏ ： ’を圧比較器出力、Ｈｙｓ
：ヒステリシス出力。
Claims (1)
- （１）第１の入力点には基準電圧を接続し、第２の入力
点には比較する入力信号を加えるようにした差動入力形
電圧比較回路において、第１の入力点には第１の抵抗お
よび第２の抵抗による＠１の分圧回路を形成し、第２の
入力点には第３の抵抗、および第４の抵抗による第２の
分圧回路を形成し、第１の分圧回路は第１のトランジス
タ。 第２の分圧回路は第２のトランジスタだよってそれぞれ
の人力点に対して正帰還が加わるように構成したことを
＃徴とするヒステリシスを有するＢ圧比較回・洛。 （２、特許請求の範囲第１項記載の電圧比較回路におい
て、第１の入力点と第１の分圧回路は集積回路に内蔵し
、第２の入力点と嬉２の分圧回路および第２の分圧回路
を駆動する第２のトランジスタ出力端子を呆積回路夕）
で構成することにより、固４１のヒステリシスは′７Ｘ
ｆ、１の分圧回路で得るようにし、ヒステリシスの調整
は第２の分圧回路で独立に行なうようにしたことを特徴
とするヒステリシスを有する電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173717A JPS6065614A (ja) | 1983-09-20 | 1983-09-20 | ヒステリシスを有する電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173717A JPS6065614A (ja) | 1983-09-20 | 1983-09-20 | ヒステリシスを有する電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065614A true JPS6065614A (ja) | 1985-04-15 |
| JPH0420285B2 JPH0420285B2 (ja) | 1992-04-02 |
Family
ID=15965830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173717A Granted JPS6065614A (ja) | 1983-09-20 | 1983-09-20 | ヒステリシスを有する電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077491A (en) * | 1990-11-30 | 1991-12-31 | Motorola, Inc. | Low standby current comparator having a zero temperature coefficient with hysterisis |
| US5565802A (en) * | 1993-09-08 | 1996-10-15 | Nec Corporation | Semiconductor device with differential amplifier operable at high speed |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112944U (ja) * | 1979-01-31 | 1980-08-08 | ||
| JPS55144437U (ja) * | 1979-04-05 | 1980-10-16 |
-
1983
- 1983-09-20 JP JP58173717A patent/JPS6065614A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112944U (ja) * | 1979-01-31 | 1980-08-08 | ||
| JPS55144437U (ja) * | 1979-04-05 | 1980-10-16 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077491A (en) * | 1990-11-30 | 1991-12-31 | Motorola, Inc. | Low standby current comparator having a zero temperature coefficient with hysterisis |
| US5565802A (en) * | 1993-09-08 | 1996-10-15 | Nec Corporation | Semiconductor device with differential amplifier operable at high speed |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420285B2 (ja) | 1992-04-02 |
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