JPS6057969A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6057969A JPS6057969A JP16515183A JP16515183A JPS6057969A JP S6057969 A JPS6057969 A JP S6057969A JP 16515183 A JP16515183 A JP 16515183A JP 16515183 A JP16515183 A JP 16515183A JP S6057969 A JPS6057969 A JP S6057969A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、ＭＯａ型半導体装置及びその製造方法に関
する。
する。
従来より、半導体′！々置の高密度番高集積・面速化ニ
伴い、ＭＯ８！）ランジスタの微細化がなされている。
伴い、ＭＯ８！）ランジスタの微細化がなされている。
このような微細ＭＯ８型トランジスタでは、特に、ドレ
イン近傍での電界集中により。
イン近傍での電界集中により。
いわゆるホットエレクトロンが生じ、基板電流やゲート
電流ば増大する。これらはトランジスタのしきい値のシ
フトや、相補型半導体装置におけるラッチアップ現象を
招（恐れがあり、半導体装置の信頼性を低下させる。従
来、これらの対策としては、トランジスタのソース・ド
レイン近傍を低濃度拡散層とするＬ Ｄ Ｄ （Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造や、 Ｇｒ
ａｄｅｄ Ｊｕｎｃｔｉｏｎ構造のトランジスタが提案
されている。Ｇｒａｄｅｄ Ｊｕｎｃｔｉｏｎ構造のト
ランジスタは、従来のトランジスタと比較して、上記の
欠点は抑制されるものの、ショートチャネル効果の増大
を招く欠点がある。ＬＤＤ構造のトランジスタは、上記
の欠点を抑制し、微細ＭＯ８型トランジスタに適するも
のと言えるが、高濃度ソース・ドレイン領域とゲート電
極の領域とが重なり合わＩよい、オフセットゲート構造
となっている為、寄生抵抗により、トランジスタの駆動
能力（ｇｍ）が低下する。特にソース側でのゲート電、
１へとのオフセット構造は、ドレイン近傍での電界集中
を緩和する事ζこ、何ら効果をもたらさず駆動能力９ｍ
の低下だけをもたらしている。
電流ば増大する。これらはトランジスタのしきい値のシ
フトや、相補型半導体装置におけるラッチアップ現象を
招（恐れがあり、半導体装置の信頼性を低下させる。従
来、これらの対策としては、トランジスタのソース・ド
レイン近傍を低濃度拡散層とするＬ Ｄ Ｄ （Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造や、 Ｇｒ
ａｄｅｄ Ｊｕｎｃｔｉｏｎ構造のトランジスタが提案
されている。Ｇｒａｄｅｄ Ｊｕｎｃｔｉｏｎ構造のト
ランジスタは、従来のトランジスタと比較して、上記の
欠点は抑制されるものの、ショートチャネル効果の増大
を招く欠点がある。ＬＤＤ構造のトランジスタは、上記
の欠点を抑制し、微細ＭＯ８型トランジスタに適するも
のと言えるが、高濃度ソース・ドレイン領域とゲート電
極の領域とが重なり合わＩよい、オフセットゲート構造
となっている為、寄生抵抗により、トランジスタの駆動
能力（ｇｍ）が低下する。特にソース側でのゲート電、
１へとのオフセット構造は、ドレイン近傍での電界集中
を緩和する事ζこ、何ら効果をもたらさず駆動能力９ｍ
の低下だけをもたらしている。
この発明は上述した従来装置の欠点を改良したもので、
高密度・高集積・高速化が可能で、しかも信頼性の高い
半導体装置及びその製造方法を提供することを目的とす
る。
高密度・高集積・高速化が可能で、しかも信頼性の高い
半導体装置及びその製造方法を提供することを目的とす
る。
この発明はドレイン近傍のゲート酸化膜はソース近傍の
ゲート酸化膜より厚（ドレインはゲート電極近傍では低
濃度拡散層でありそれより離れたところは高濃度拡散層
でありソースは高濃度拡散層の半導体装置でありその製
造方法は次の様である。
ゲート酸化膜より厚（ドレインはゲート電極近傍では低
濃度拡散層でありそれより離れたところは高濃度拡散層
でありソースは高濃度拡散層の半導体装置でありその製
造方法は次の様である。
ゲート電極形成後絶縁膜又は導電膜を被着し九後。
レジストを塗布し、ソース又はドレインのいずれが一方
を露出するようにバターニングした後、レジストをマス
クとして該絶縁膜又は導電膜を除去する工程１次に低濃
度不純物を導入する工程更に熱処理を行なうことにより
、ゲート電極の一部を酸化し、酸化膜を形成する工程、
更には該絶縁膜又は導電膜を除去した後、ＲＩＥを行な
うことにより。
を露出するようにバターニングした後、レジストをマス
クとして該絶縁膜又は導電膜を除去する工程１次に低濃
度不純物を導入する工程更に熱処理を行なうことにより
、ゲート電極の一部を酸化し、酸化膜を形成する工程、
更には該絶縁膜又は導電膜を除去した後、ＲＩＥを行な
うことにより。
該酸化膜をゲート側壁に残す工程、史には、ゲート電極
と該酸化膜をマスクとして、高濃度不純物を導入するこ
とにより、高濃度拡散層を形成することを特徴とする半
導体装置の製造方法である。
と該酸化膜をマスクとして、高濃度不純物を導入するこ
とにより、高濃度拡散層を形成することを特徴とする半
導体装置の製造方法である。
この発明を用いることにより、ドレイン側での拡散層領
域は、ゲート近傍では、低濃度となり。
域は、ゲート近傍では、低濃度となり。
従来のＬＤＤ構造のトランジスタと同様、ドレイン側で
の電界集中を緩和することが可能となり。
の電界集中を緩和することが可能となり。
又、グー） Ｉｔ化膜厚は、ソース側と比較して、厚い
為ホットエレクトロンによるしきい値のシフトや、基板
電流、ゲート電流の増加を抑制し、かつソース側は、ゲ
ート［極と自己整合で高濃度拡散層が形成される為、従
来のＬＤＤ構造のトランジスタと比較して、寄生抵抗が
低減でき、１駆動能力１ｉｍの低下が抑制される。従っ
て高密度・高集積・高速化が可能でしかも信頼性の高い
半導体装置が可能となる。
為ホットエレクトロンによるしきい値のシフトや、基板
電流、ゲート電流の増加を抑制し、かつソース側は、ゲ
ート［極と自己整合で高濃度拡散層が形成される為、従
来のＬＤＤ構造のトランジスタと比較して、寄生抵抗が
低減でき、１駆動能力１ｉｍの低下が抑制される。従っ
て高密度・高集積・高速化が可能でしかも信頼性の高い
半導体装置が可能となる。
この発明の実施の例として、Ｎチャネルトランジスタに
応用した場合について述べる。まず第１図に示すように
、ｐ型基板１にゲート酸化膜２．ゲート電極３を形成し
た後、窒化膜４を被着し、し。
応用した場合について述べる。まず第１図に示すように
、ｐ型基板１にゲート酸化膜２．ゲート電極３を形成し
た後、窒化膜４を被着し、し。
シスト５を塗布した後、ドレインが露出するようにバタ
ーニングする。
ーニングする。
次に第２図に示すようにレジストをマスクとして窒化膜
をエツチングした後、燐を２ Ｘ １０ ”ｃｍｌのド
ーズ量イオン注入して低濃度拡散ｌ１１６を形成する。
をエツチングした後、燐を２ Ｘ １０ ”ｃｍｌのド
ーズ量イオン注入して低濃度拡散ｌ１１６を形成する。
次に第３図に示すように熱処理を行ｆｊ５（１１：。
窒化膜４におおわれた部分を除いて、酸化膜７が形成さ
れ、更にゲート端のゲート酸化膜は酸化ｌこより、くい
込みが生じ厚くなる。次に第４図に示すように窒化膜を
除去した後Ｒ，ＩＫを行なうと第５図に示すようにゲー
ト側［４こだけ、酸化膜７が残る。更にはゲート酸化膜
と、この酸化膜をマスクとして砒素を５ Ｘ １０ ”
ｃｍ−”のドーズ量イオン注入して高濃度拡散層８を形
成する。次に第６図に示すように、ＣＶＤ５ｉ０，９を
被着し、コンタクト開孔を行なったのち、Ａ７配線を行
ないゲート配＠ｔｏ、ソース配線１１．ドレイン配１ｍ
Ｉ ２ 全形成する。
れ、更にゲート端のゲート酸化膜は酸化ｌこより、くい
込みが生じ厚くなる。次に第４図に示すように窒化膜を
除去した後Ｒ，ＩＫを行なうと第５図に示すようにゲー
ト側［４こだけ、酸化膜７が残る。更にはゲート酸化膜
と、この酸化膜をマスクとして砒素を５ Ｘ １０ ”
ｃｍ−”のドーズ量イオン注入して高濃度拡散層８を形
成する。次に第６図に示すように、ＣＶＤ５ｉ０，９を
被着し、コンタクト開孔を行なったのち、Ａ７配線を行
ないゲート配＠ｔｏ、ソース配線１１．ドレイン配１ｍ
Ｉ ２ 全形成する。
他の実施例としては、第１図に示す窒化膜４゜レジスト
５を塗布する前にゲート電極をマスクとして、低濃度拡
散層を形成した後、窒化膜４、レジスト５を被着しても
よい。この場合には第２図のイオン注入工程は不要とな
る。（第７図、第８図）その後は第３図以降と同様であ
る。
５を塗布する前にゲート電極をマスクとして、低濃度拡
散層を形成した後、窒化膜４、レジスト５を被着しても
よい。この場合には第２図のイオン注入工程は不要とな
る。（第７図、第８図）その後は第３図以降と同様であ
る。
第１図、第２図、第３１図、第４図、＠５図、第６図、
第７図及び第８図は本発明の実施例の断面図である。 図において。 １・・・ｐ型基板、２．７・・・酸化膜、３・・・多結
晶シリコン、４・・・窒化膜、５・・・レジスト、６・
・・低濃度拡散層、８・・・高濃度拡散層、９・・・Ｃ
ＶＤ５ＩＯ，。 １０．１１．１２・・・Ａ１０
第７図及び第８図は本発明の実施例の断面図である。 図において。 １・・・ｐ型基板、２．７・・・酸化膜、３・・・多結
晶シリコン、４・・・窒化膜、５・・・レジスト、６・
・・低濃度拡散層、８・・・高濃度拡散層、９・・・Ｃ
ＶＤ５ＩＯ，。 １０．１１．１２・・・Ａ１０
Claims (3)
- （１）ドレイン近傍のゲート酸化膜が、ソース近傍のゲ
ート酸化膜よりも厚く、かつドレインはゲート［極近傍
では低濃度拡散層であり、それより離れたところでは高
濃度拡散層であり、更にはソースは高濃度拡散層である
ことを特徴とする牛導体装置。 - （２）ゲート電極形成後、絶縁膜又は導電１模を被着し
た後、レジストを塗布してソース又はドレインのいずれ
か一方を露出するようにパターニングした後、レジスト
をマスクとして前記絶縁膜又は導電膜を除去する工程１
次に低濃度不純物を導入する工程、更に、熱処理を行な
い酸化膜を杉Ｆ題する工程、更には前記絶縁膜又は導電
膜を除去したのち、ＲＩＢを行なうことにより、前記酸
化膜をゲート側壁に残す工程、ゲート電極と前記酸化膜
をマスクとして高濃度不純物を導入することにより高濃
度拡散層を形成する工程を具備するこきを特徴とする半
導体装置の製造方法。 - （３）ゲート電極形成後、ゲート電極をマスクとして低
濃度不純物を導入して低濃度拡散層を形成する工程、そ
の後絶縁膜又は導電膜を被着した後レジストを塗布して
ソース又はドレインのいずイ′ｌ、か一方を露出するよ
うにバターニングした後、レジストをマスクとして前記
絶縁膜又は導１１ｔｌｌａを陣人する工程、更に熱処理
を行ない酸化膜を形成した後、前記絶縁膜又は導電膜を
除去する工程１次にＲＩＥを行なうことにより前記酸化
膜をゲート側壁に残し、ゲート電極と前記酸化膜をマス
クとして高濃度不純物を導入することにより高濃度拡散
層を形成する工程を具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515183A JPS6057969A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515183A JPS6057969A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057969A true JPS6057969A (ja) | 1985-04-03 |
| JPH0559579B2 JPH0559579B2 (ja) | 1993-08-31 |
Family
ID=15806843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16515183A Granted JPS6057969A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0724521U (ja) * | 1993-10-04 | 1995-05-09 | 株式会社レヂトン | コンパスアーム切断機 |
-
1983
- 1983-09-09 JP JP16515183A patent/JPS6057969A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0724521U (ja) * | 1993-10-04 | 1995-05-09 | 株式会社レヂトン | コンパスアーム切断機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559579B2 (ja) | 1993-08-31 |
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