JPS6055761A - 受信装置 - Google Patents
受信装置Info
- Publication number
- JPS6055761A JPS6055761A JP16444583A JP16444583A JPS6055761A JP S6055761 A JPS6055761 A JP S6055761A JP 16444583 A JP16444583 A JP 16444583A JP 16444583 A JP16444583 A JP 16444583A JP S6055761 A JPS6055761 A JP S6055761A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- input
- leading edge
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4902—Pulse width modulation; Pulse position modulation
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＰＷＭ変調によるデータ通信装置の受信装置
に関するものである。
に関するものである。
従来例の構成とその問題点
近年、同軸ケーブル、ツイストペアケーブル。
あるいはオプティカルファイバ等に多数の通信制御装置
を接続した、いわゆるマルチドロップ構成の通信網形態
により、各通信制御装置間の通信をタイムシシアリング
で行なう方法が提案されている。
を接続した、いわゆるマルチドロップ構成の通信網形態
により、各通信制御装置間の通信をタイムシシアリング
で行なう方法が提案されている。
通常、種々の方式でディジタル通信を行なう場合、ディ
ジタル情報を何等かのコード変調で送らねばならず、例
えば、振巾変調２周波数変調。
ジタル情報を何等かのコード変調で送らねばならず、例
えば、振巾変調２周波数変調。
ＦＳＫ 変調、あるいはＰＷＭ変調方式等があり、−長
一辺を有する。
一辺を有する。
従来、ＰＷＭ方式でデータ伝送を行なう場合、データの
送出およびデータの送信は、耐ノイズ性を目的とした同
期クロックを用いた同期方式が主な方式であった。すな
わち第１図に１例を示しているように、同期クロックａ
に同期して、データのエンコードおよびデコードを行な
うものであシ、例えばクロック周期をＴとし、クロック
の立上がりから１１秒の間をローレベル１２秒の間をハ
イレベルになるように設定したものを、ディジタル信号
の０″に、クロックの立上がりからｔ３秒間をローレベ
ルに、１４秒間をハイレベルになるように設定し／こも
のを、デづジタル信号の“１″に対応させるようにした
ものである。上記のＰＷＭ方式によシ通信を行なう場合
、例えば、第２図に示したように、通信制御装置ｍと同
装置ｎとが通信を行なう場合、データ線ａ１−同期信号
線すおよびデータおよび同期信号の戻り線Ｃの計３本が
必要になる。
送出およびデータの送信は、耐ノイズ性を目的とした同
期クロックを用いた同期方式が主な方式であった。すな
わち第１図に１例を示しているように、同期クロックａ
に同期して、データのエンコードおよびデコードを行な
うものであシ、例えばクロック周期をＴとし、クロック
の立上がりから１１秒の間をローレベル１２秒の間をハ
イレベルになるように設定したものを、ディジタル信号
の０″に、クロックの立上がりからｔ３秒間をローレベ
ルに、１４秒間をハイレベルになるように設定し／こも
のを、デづジタル信号の“１″に対応させるようにした
ものである。上記のＰＷＭ方式によシ通信を行なう場合
、例えば、第２図に示したように、通信制御装置ｍと同
装置ｎとが通信を行なう場合、データ線ａ１−同期信号
線すおよびデータおよび同期信号の戻り線Ｃの計３本が
必要になる。
また簡単な方法では、第３図に示したコード方式すなわ
ち、１ビット間隔をＴとしたとき、ビットの開始位置か
ら１１秒だけ、ハイレベルに設定したものをディジタル
データの”０″に、同様にビット開始位置から１２秒だ
け、ハイレベルに設定したものをディジタルデータのｌ
１１１＋に対応させ、このようなコード形式で、データ
の送受信を送なうもので、受信側では、上記ＰＷＭ変調
されたデータのビットの立上がりを検出し、検出してか
ら一定時間後にデータを読み取る方式があった。
ち、１ビット間隔をＴとしたとき、ビットの開始位置か
ら１１秒だけ、ハイレベルに設定したものをディジタル
データの”０″に、同様にビット開始位置から１２秒だ
け、ハイレベルに設定したものをディジタルデータのｌ
１１１＋に対応させ、このようなコード形式で、データ
の送受信を送なうもので、受信側では、上記ＰＷＭ変調
されたデータのビットの立上がりを検出し、検出してか
ら一定時間後にデータを読み取る方式があった。
以上２つの従来例について説明したが、前者ではケーブ
ルが３本になったり、特別のクロック発生器が必要にな
ったり、後者においては、ノイズに対して非常に弱いと
いう欠点があった。
ルが３本になったり、特別のクロック発生器が必要にな
ったり、後者においては、ノイズに対して非常に弱いと
いう欠点があった。
発明の目的
本発明は上記欠点を除去し、簡単な構成で信頼度の高い
受信装置を提供することを目的とするものである。
受信装置を提供することを目的とするものである。
発明の構成
本発明はシリアルデータが入力されるゲート回路と、こ
のゲート回路の出力を監視してパルス巾変調されたパル
スコードの前縁を検出する前縁検出回路と、上記シリア
ルデータが入力されるシリアル／パラレル変換回路と、
上記前縁検出回路により、前線を検出した時点から起動
するデータ１ビツトの時間巾と同じ時間のパルス巾を有
する第１のモノマルチ回路と、１デ一タビツト時間の約
１／２の長さのパルス巾を有する第２のモノマルチ回路
と、上記前縁検出回路で検出した前縁検出回数を割算す
るカウンタを有し、上記第１のモノマルチ回路の出力は
上記ゲート回路の制御に、第２ノモノマルチ回路の後縁
にょシシリアル入力データの７リアル／パラレルデータ
のランチを、また上記カウンタにより、入力されるシリ
アルデータのビット数をカウントし、所定のビット数の
データがラッチされた時点で制御部にデータリードのタ
イミングを通知するようにした受信装置である。
のゲート回路の出力を監視してパルス巾変調されたパル
スコードの前縁を検出する前縁検出回路と、上記シリア
ルデータが入力されるシリアル／パラレル変換回路と、
上記前縁検出回路により、前線を検出した時点から起動
するデータ１ビツトの時間巾と同じ時間のパルス巾を有
する第１のモノマルチ回路と、１デ一タビツト時間の約
１／２の長さのパルス巾を有する第２のモノマルチ回路
と、上記前縁検出回路で検出した前縁検出回数を割算す
るカウンタを有し、上記第１のモノマルチ回路の出力は
上記ゲート回路の制御に、第２ノモノマルチ回路の後縁
にょシシリアル入力データの７リアル／パラレルデータ
のランチを、また上記カウンタにより、入力されるシリ
アルデータのビット数をカウントし、所定のビット数の
データがラッチされた時点で制御部にデータリードのタ
イミングを通知するようにした受信装置である。
実施例の説明
以下本発明の実施例を図面を参照して説明する。
第４図に、本発明の一実施例における受信装置の構成を
示す。ＰＷＭ変調された受信信号Ｏｏが、ゲート回路１
に入力される。前縁検出回路２は、上記ゲート回路１の
出力１１を監視し、ＰＷＭ変調されたデータの前縁部を
検出する。前縁を検出すると、このタイミングで、第１
のモノマルチ回路３、第２のモノマルチ回路４、および
リトリガラブルな第３のモノマルチ回路６を起動する。
示す。ＰＷＭ変調された受信信号Ｏｏが、ゲート回路１
に入力される。前縁検出回路２は、上記ゲート回路１の
出力１１を監視し、ＰＷＭ変調されたデータの前縁部を
検出する。前縁を検出すると、このタイミングで、第１
のモノマルチ回路３、第２のモノマルチ回路４、および
リトリガラブルな第３のモノマルチ回路６を起動する。
それぞれのモノマルチ回路のパルス巾をＴ１．Ｔ２．Ｔ
３、またＰＷＭ変調された１ビツト長の時間巾をＴとす
ると、 Ｔ 二Ｔ Ｔ２〈Ｔ Ｔ３〉Ｔ のように設定する。第２のモノマルチ回路４の出力４１
は、ゲート回路１を制御するために使用され、第５図で
示したタイミングチャートで明らかなように、ビットの
前縁を検出してからＴ２ 時間の間、ゲート回路をオフ
の状態にするので、この間、前縁検出回路２へのいかな
る信号（例えば）イズ）も禁止される。
３、またＰＷＭ変調された１ビツト長の時間巾をＴとす
ると、 Ｔ 二Ｔ Ｔ２〈Ｔ Ｔ３〉Ｔ のように設定する。第２のモノマルチ回路４の出力４１
は、ゲート回路１を制御するために使用され、第５図で
示したタイミングチャートで明らかなように、ビットの
前縁を検出してからＴ２ 時間の間、ゲート回路をオフ
の状態にするので、この間、前縁検出回路２へのいかな
る信号（例えば）イズ）も禁止される。
さらに前線検出回路２によって起動されるカウンタ６は
、入力されるＰＷＭ変調されたデータのピント数をカウ
ントし、所定のビット数（通常１ワードを構成するビッ
ト総数）に達っすると制御回路７に対し、１ワードそろ
ったことを知らせる。
、入力されるＰＷＭ変調されたデータのピント数をカウ
ントし、所定のビット数（通常１ワードを構成するビッ
ト総数）に達っすると制御回路７に対し、１ワードそろ
ったことを知らせる。
一方、１ビツトデータについては、第１のモノマルチ回
路３の後縁にょシ、入力データ００が制御回＃Ｊ７でサ
ンプリングされる。
路３の後縁にょシ、入力データ００が制御回＃Ｊ７でサ
ンプリングされる。
第３のモノマルチ回路５は、その出力５１にょシカウン
タらをリセットするだめのもので、前縁検出回路２が、
入力データの前線を検出してから、次の前縁を検出する
寸でに、第３のモノマルチ回路６のパルス［１］Ｔ３
より長い時間要した場合リセットされる。第６図は、こ
の様子を示したもので、ノイズ等により、カウンタ６が
誤動作するのを防止する。第６図の実施例では、前線検
出回路２を使用する代りに、クロックの立上がりに同期
して作動するエツチドリカーなモノマルチ回路を使用し
ノＣ６ 第５図のａに示したまうなｐｗ１ｖｉ変調された入力信
号がＡＮＤ ゲート回路１に入力される。ＡＮＤゲート
回路１の他の１つの入力回路は、第２のモノマルチ回路
４の出力に接続されており、通常ハイレベルに保持され
ている。従がって、λカ信号００がＡＮＤ ゲート回路
１に入力されると、その出力は、ローレベルからハイレ
ベルに変化する。
タらをリセットするだめのもので、前縁検出回路２が、
入力データの前線を検出してから、次の前縁を検出する
寸でに、第３のモノマルチ回路６のパルス［１］Ｔ３
より長い時間要した場合リセットされる。第６図は、こ
の様子を示したもので、ノイズ等により、カウンタ６が
誤動作するのを防止する。第６図の実施例では、前線検
出回路２を使用する代りに、クロックの立上がりに同期
して作動するエツチドリカーなモノマルチ回路を使用し
ノＣ６ 第５図のａに示したまうなｐｗ１ｖｉ変調された入力信
号がＡＮＤ ゲート回路１に入力される。ＡＮＤゲート
回路１の他の１つの入力回路は、第２のモノマルチ回路
４の出力に接続されており、通常ハイレベルに保持され
ている。従がって、λカ信号００がＡＮＤ ゲート回路
１に入力されると、その出力は、ローレベルからハイレ
ベルに変化する。
このレベル変化にょシ、第１．第２．第３のモノマルチ
回路３．４．５が起動されるとともに、８ビツトカウン
タ６が、インクレメントされる。この変化によシ、第２
のモノマルチ回路４の出力は、ハイレベルカラローレベ
ルニ変化する為、ＡＮＤゲート回路１の出力は、常にロ
ーレベルに保持される。この第２のモノマルチ回路４の
パルス［ＩＪＴ２は、この実施例では、約９／１０Ｔ（
ＴはＰＷＭ 、ｉ調された１ビツト長時間）に設定した
。従がって、正常な信号が入力されてから９／１０Ｔ時
間、いがなる入力信号も禁止される。
回路３．４．５が起動されるとともに、８ビツトカウン
タ６が、インクレメントされる。この変化によシ、第２
のモノマルチ回路４の出力は、ハイレベルカラローレベ
ルニ変化する為、ＡＮＤゲート回路１の出力は、常にロ
ーレベルに保持される。この第２のモノマルチ回路４の
パルス［ＩＪＴ２は、この実施例では、約９／１０Ｔ（
ＴはＰＷＭ 、ｉ調された１ビツト長時間）に設定した
。従がって、正常な信号が入力されてから９／１０Ｔ時
間、いがなる入力信号も禁止される。
一方入力信号００は、シリアル／パラレル変換回路のデ
ータ入力に入力され、第１のモノマルチ回路３の後縁に
より、１ビツトラツチされるととモニ、シフトされる。
ータ入力に入力され、第１のモノマルチ回路３の後縁に
より、１ビツトラツチされるととモニ、シフトされる。
この第１のモノマルチ回路のパルス巾Ｔ１は、約１／２
丁に設定しておシ、第５図のタイミングチャートに示し
た如く、ちょうど、１ビツト長の１／２の所の状態が、
取り込まれることになる。
丁に設定しておシ、第５図のタイミングチャートに示し
た如く、ちょうど、１ビツト長の１／２の所の状態が、
取り込まれることになる。
このようにして、８ビツトの信号が入力されると、８ビ
ツトカウンタ６がらのキャリー信号がマイクロコンピュ
ータ８に入力され、マイクロコンビコ−−２では、この
タイミングにょシ、シリアル／パラレル変換回路７の変
換出方を読み取ることになる。
ツトカウンタ６がらのキャリー信号がマイクロコンピュ
ータ８に入力され、マイクロコンビコ−−２では、この
タイミングにょシ、シリアル／パラレル変換回路７の変
換出方を読み取ることになる。
第３のモノマルチ回路５は、リドリカラブルなトリガー
モードになっておシ、そのパルス巾Ｔ３を３／２Ｔに設
定している。従がって、シリアル信号が正常に入力され
ている間は、第３のモノマルチ回路３の出力は、通常ハ
イレベルに保持され、カウンタ６は、カウントモードに
なるが、入力信号ＯＯのピットｍＪ隔が３／２Ｔ以上に
なるとカウンタ６はリセットされた状態となる。
モードになっておシ、そのパルス巾Ｔ３を３／２Ｔに設
定している。従がって、シリアル信号が正常に入力され
ている間は、第３のモノマルチ回路３の出力は、通常ハ
イレベルに保持され、カウンタ６は、カウントモードに
なるが、入力信号ＯＯのピットｍＪ隔が３／２Ｔ以上に
なるとカウンタ６はリセットされた状態となる。
発明の効果
以上のように本発明の受信装置を用いることによシ、デ
ータ受信時にノイズが入力するのをほとんど防止するこ
とができる。また、１ビツト時間長以上のランダムなノ
イズが発生しても、モノマルチ回路と、カウンタの組み
合せにより、一定の周期に対するウィンド機能を供えて
いるので、よシ信頼性の高い信号検出が可能である。
ータ受信時にノイズが入力するのをほとんど防止するこ
とができる。また、１ビツト時間長以上のランダムなノ
イズが発生しても、モノマルチ回路と、カウンタの組み
合せにより、一定の周期に対するウィンド機能を供えて
いるので、よシ信頼性の高い信号検出が可能である。
第」図は従来例における受信装置説明のためのＰｗＭ変
調波形とクロック信号を示す波形図、第２図は従来例に
おける受信装置を用いた通信状態を示すブロック図、第
３図はＰＷＭ変調による変調波形の一例を示す波形図、
第４図は本発明の一実施例における受信装置のブロック
線図、第５図ａ、ｂ、ｃは同装置説明のための波形図、
第６図は同受信装置の他の実施例のブロック図である。 １・・・・・・ゲート回路、２・・・・・・入力信号前
線検出回路、３・・・・・第１のモノマルチ回路、４−
・第２のモノマルチ回路、５・・・・・第３のモノマル
チ回路、６・・・・・・カウンタ、７・・山・シリアル
／パラレル変換回路。
調波形とクロック信号を示す波形図、第２図は従来例に
おける受信装置を用いた通信状態を示すブロック図、第
３図はＰＷＭ変調による変調波形の一例を示す波形図、
第４図は本発明の一実施例における受信装置のブロック
線図、第５図ａ、ｂ、ｃは同装置説明のための波形図、
第６図は同受信装置の他の実施例のブロック図である。 １・・・・・・ゲート回路、２・・・・・・入力信号前
線検出回路、３・・・・・第１のモノマルチ回路、４−
・第２のモノマルチ回路、５・・・・・第３のモノマル
チ回路、６・・・・・・カウンタ、７・・山・シリアル
／パラレル変換回路。
Claims (1)
- 【特許請求の範囲】 ０） シリアルデータが入力されるゲート回路と、この
ゲート回路の出力を監視してパルス巾変調されたパルス
コードの前縁を検出する前縁検出回路と、上記シリアル
データが入力されるシリアル／パラレル変換回路と、上
記前線検出回路により、前縁を検出した時点から起動す
るデータ１ビツトの時間１］と同じ時間のパルス巾を有
する第１のモノマルチ回路Ｍ１と、１デ一タピント時間
の約１／２の長さのパルス１１］を有する第２のモノマ
ルチ回路と、上記前縁検出回路で検出した前線検出回数
を割算するカウンタを有し、上記モノマルチＭ１の出力
は、上記ゲート回路の制御に、第２のモノマルチ回路の
後縁によりシリアル入力データのシリアル／パラレルデ
ータのラッチを、また上記カウンタにより、入力される
シリアルデータのピント数をカウントし、所定のビット
数のデータがラッテされた時点で、制御部にデータリー
ドのタイミングを通知するようにした受信装置。 （２）前縁検出回路の前縁検出に同期して起動する再ト
リが一方式の第３のモノマルチ回路を具備し、このモノ
マルチ回路のパルス巾を１デ一タビツト長以上に設定し
ておき、この第３のモノマルチ回路の出力で上記カウン
ター回路をリセットするようにした特許請求の範囲第１
項記載の受信装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444583A JPS6055761A (ja) | 1983-09-06 | 1983-09-06 | 受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444583A JPS6055761A (ja) | 1983-09-06 | 1983-09-06 | 受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055761A true JPS6055761A (ja) | 1985-04-01 |
Family
ID=15793302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16444583A Pending JPS6055761A (ja) | 1983-09-06 | 1983-09-06 | 受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110491A (ja) * | 2012-11-30 | 2014-06-12 | Toshiba Corp | クロック再生回路、受光回路、光結合装置、並びに周波数シンセサイザ |
-
1983
- 1983-09-06 JP JP16444583A patent/JPS6055761A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110491A (ja) * | 2012-11-30 | 2014-06-12 | Toshiba Corp | クロック再生回路、受光回路、光結合装置、並びに周波数シンセサイザ |
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