JPS6055709A - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPS6055709A JPS6055709A JP58164488A JP16448883A JPS6055709A JP S6055709 A JPS6055709 A JP S6055709A JP 58164488 A JP58164488 A JP 58164488A JP 16448883 A JP16448883 A JP 16448883A JP S6055709 A JPS6055709 A JP S6055709A
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- amplifier
- trs
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- bias
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/007—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations
- H03D13/008—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations using transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0033—Current mirrors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0047—Offset of DC voltage or frequency
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ回路に関し、特に半導体集積回路
で構成される位相検波器に関する。
で構成される位相検波器に関する。
従来の位相検波器を第1図および第2図を用いて説明す
る。
る。
第1図に示された位相検波器101において、第1の入
力信号は端子A、Bに入力されてトランジスタQ1.Q
t及び砥抗几1+R1によりて増幅さされ、掛算器を構
成する二重平衡差動増幅器のトランジスタQs=Q4及
びトランジスタQs 、 Qsのそれぞれの共通エミッ
タに伝送される。一方、第2の入力信号は端子C,Dに
入力され、トランジスタQslQ6及びトランジスタQ
4 、Qsのそれぞれの共通ペースに加わる。第1の入
力信号と第2の入力信号性、トランジスタQ3乃至Q6
でなる二重平衡差動増幅器により掛算される。トランジ
スタQs=Qsのコレクタ出力は互いに結合されてカレ
ントミラー回路のトランジスタQt 、 Qs及びトラ
ンジスタQo * Qloを通し、一方、互いに結合さ
れたトランジスタQa=Qeのコレクタ出力はカレント
ミラー回路のトランジスタQs −Qso を通し、そ
れぞれ共通の負荷抵抗几3を介して出力端子Gに導びか
れる。第1図で、端子Eは電源端子であり、端子Fはバ
イアス基準点である。
力信号は端子A、Bに入力されてトランジスタQ1.Q
t及び砥抗几1+R1によりて増幅さされ、掛算器を構
成する二重平衡差動増幅器のトランジスタQs=Q4及
びトランジスタQs 、 Qsのそれぞれの共通エミッ
タに伝送される。一方、第2の入力信号は端子C,Dに
入力され、トランジスタQslQ6及びトランジスタQ
4 、Qsのそれぞれの共通ペースに加わる。第1の入
力信号と第2の入力信号性、トランジスタQ3乃至Q6
でなる二重平衡差動増幅器により掛算される。トランジ
スタQs=Qsのコレクタ出力は互いに結合されてカレ
ントミラー回路のトランジスタQt 、 Qs及びトラ
ンジスタQo * Qloを通し、一方、互いに結合さ
れたトランジスタQa=Qeのコレクタ出力はカレント
ミラー回路のトランジスタQs −Qso を通し、そ
れぞれ共通の負荷抵抗几3を介して出力端子Gに導びか
れる。第1図で、端子Eは電源端子であり、端子Fはバ
イアス基準点である。
第2図は第1図のトランジスタQ* −Q!のペースバ
イアスの供給回路102を示し、抵抗R−4゜R,及び
バイアス印加端子Hで構成される。このように、従来の
位相検波器は第1図に示されるブロック101と第2図
に示されるブロック102とによって構成され、それら
は半導体集積回路として形成される。
イアスの供給回路102を示し、抵抗R−4゜R,及び
バイアス印加端子Hで構成される。このように、従来の
位相検波器は第1図に示されるブロック101と第2図
に示されるブロック102とによって構成され、それら
は半導体集積回路として形成される。
第1.2図に示す位相比較器を半導体集積回路で構成す
る場合、当然のことながら、1個の抵抗の抵抗値の精度
あるいは2個以上の抵抗間の抵抗値の相対精度叫は、工
程能力上で制約させるはらつきがあり、又、トランジス
タにし゛でも、同−Jt6状でレイアウトしたとし°C
もやはり工程能力上の特性のばらつきが生ずる。このよ
うに、半導体乗積回路内の素子特性のはらつきにより、
位相検波器101出力には直流オフセyt[圧が生ずる
こととなる。このため、従来の位相検波器を、従えばP
LL(位相同期ループ)に応用した場合等には、ロック
(同期)しづらいとか、あるいは■CO(電圧制御発振
器)のフリーラン周波数に刻してロックレンジか非対称
となる吟の整置が起る。
る場合、当然のことながら、1個の抵抗の抵抗値の精度
あるいは2個以上の抵抗間の抵抗値の相対精度叫は、工
程能力上で制約させるはらつきがあり、又、トランジス
タにし゛でも、同−Jt6状でレイアウトしたとし°C
もやはり工程能力上の特性のばらつきが生ずる。このよ
うに、半導体乗積回路内の素子特性のはらつきにより、
位相検波器101出力には直流オフセyt[圧が生ずる
こととなる。このため、従来の位相検波器を、従えばP
LL(位相同期ループ)に応用した場合等には、ロック
(同期)しづらいとか、あるいは■CO(電圧制御発振
器)のフリーラン周波数に刻してロックレンジか非対称
となる吟の整置が起る。
次に、第1図、第2図で示した回路の出力に直流オフセ
ットが生じる原因を以下の仮定により検討する。
ットが生じる原因を以下の仮定により検討する。
(1)第1の仮定
トランジスタQ1とQ茸* トランジスタQ3とQ4.
トランジスタQIIとQ6.トランジスタQ7とQ8.
トランジスタQ会とQlo t )ランジスタQssと
Qlll抵抗几1と几3、そして抵抗ル4とルSは各々
同一形状の素子である。
トランジスタQIIとQ6.トランジスタQ7とQ8.
トランジスタQ会とQlo t )ランジスタQssと
Qlll抵抗几1と几3、そして抵抗ル4とルSは各々
同一形状の素子である。
(2)第2の仮定
塙子C,Dに印加される第2の入力信号電圧は、トラン
ジスタQ3とQs とが、そしてトランジスタQ4とQ
6とが完全に導通、非導通を繰り返すに十分なレベルを
もっており、しかも導通、非導通のデユーティは50%
である。
ジスタQ3とQs とが、そしてトランジスタQ4とQ
6とが完全に導通、非導通を繰り返すに十分なレベルを
もっており、しかも導通、非導通のデユーティは50%
である。
(3)第3の仮定
トランジスタQ2のエミッタ電圧は(Vt+ΔVt)−
である。ここで、Δv1は抵抗R4e几器の相対比なら
びにトランジスタQs 、 (hの電流増幅率(以下、
HFEと略す)およびペース・エミッタ間電圧夫々の相
違によって生ずるオフセット電圧を意味する。
である。ここで、Δv1は抵抗R4e几器の相対比なら
びにトランジスタQs 、 (hの電流増幅率(以下、
HFEと略す)およびペース・エミッタ間電圧夫々の相
違によって生ずるオフセット電圧を意味する。
したがって、IC1s ICSはQ) 、 (2)式で
表わされる0 ここで、(2)式のaQは電流比を示す。
表わされる0 ここで、(2)式のaQは電流比を示す。
次に、トランジスタQs=Qaが導通で、トランジスタ
Qa=Qsが非導通の第1の半周期と、トランジスタQ
s=Qsが非導通で、トランジスタQ49Qsが導通の
第2の半周期について、それぞれ負荷抵抗1(、に生ず
る平均オフセットΔV*(,1)。
Qa=Qsが非導通の第1の半周期と、トランジスタQ
s=Qsが非導通で、トランジスタQ49Qsが導通の
第2の半周期について、それぞれ負荷抵抗1(、に生ず
る平均オフセットΔV*(,1)。
ΔV * (2)をめる。
(1) 第1の半周期
この半周期におけるトランジスタQ3*Q4+QsgQ
s+QysQs+Q*tQxo+Qss+Qtzのそれ
ぞれに対応するコレクタ電流をIC5(1)。
s+QysQs+Q*tQxo+Qss+Qtzのそれ
ぞれに対応するコレクタ電流をIC5(1)。
IC4(1) s Ic1(1) s Ic5(1)
t Icy(1) + Ias(1) +Ice(1)
+ Icto (1) l ”C1l (1) r
”clx (1)とする。
t Icy(1) + Ias(1) +Ice(1)
+ Icto (1) l ”C1l (1) r
”clx (1)とする。
又、トランジスタ素子ばらつきによる電流比を各々以下
の様に定義する。
の様に定義する。
a t = Ice(1)/ Icy(1); Ic5
(1)/ (Ics (1)+ Ics (1))・・
・(3)式 %式%(1) (4) (1)) ・・・(5)式 (3)式ではトランジスタQ7のHFEによる電流誤差
を無視している。(4)式ではトランジスタQ■のHF
Eによる電流誤差を無視している。(5)式ではトラン
ジスタQ9のHFEによる電流誤差を無視している。
(1)/ (Ics (1)+ Ics (1))・・
・(3)式 %式%(1) (4) (1)) ・・・(5)式 (3)式ではトランジスタQ7のHFEによる電流誤差
を無視している。(4)式ではトランジスタQ■のHF
Eによる電流誤差を無視している。(5)式ではトラン
ジスタQ9のHFEによる電流誤差を無視している。
第1の半周期では、トランジスタQ4.Q11が非導通
であるから、(t) 、 (2) 、 (3) 、+
(4) 、 (5)式より(6)式、(7)式が成立す
る。
であるから、(t) 、 (2) 、 (3) 、+
(4) 、 (5)式より(6)式、(7)式が成立す
る。
従って、負荷抵抗R3に生ずるオフセット電圧ΔV *
(1)は(8)式になる。
(1)は(8)式になる。
・・・(8)式
%式%
この半周期におけるトランジスタQs I Q4 *Q
ssQs*QttQs*QeeQsosQtt*Qts
のそれぞれに対応するコレクタ電流をICa(2LIC
4(2) * Ic5(2) + Ice(2) t
IC7(2) + Ics (2) *Ice (2)
t Icto(2) l Icts (2) * I
cte(2)とするO又、トランジスタ素子のほらつき
による電流比は(3) 、 (4) 、 (5)式と同
様に以下の様に定義する。
ssQs*QttQs*QeeQsosQtt*Qts
のそれぞれに対応するコレクタ電流をICa(2LIC
4(2) * Ic5(2) + Ice(2) t
IC7(2) + Ics (2) *Ice (2)
t Icto(2) l Icts (2) * I
cte(2)とするO又、トランジスタ素子のほらつき
による電流比は(3) 、 (4) 、 (5)式と同
様に以下の様に定義する。
a s = Ic8(2)/ lct (2) #Ic
s (2)/ (1as(2)+ Ice(1))・・
・(9)式 %式%(2) ・・・叫式 a B = Icte(2)/ Ice(2)勾Ict
o(2)/ (IC4(2)+ ICII (2) )
・・・(社)式第2の半周期ではトランジスタQs
= Qsが非導通であるから、(i) s (2) 、
(9) *(2)、61)式よりQ2゜(至)式が成
立する。
s (2)/ (1as(2)+ Ice(1))・・
・(9)式 %式%(2) ・・・叫式 a B = Icte(2)/ Ice(2)勾Ict
o(2)/ (IC4(2)+ ICII (2) )
・・・(社)式第2の半周期ではトランジスタQs
= Qsが非導通であるから、(i) s (2) 、
(9) *(2)、61)式よりQ2゜(至)式が成
立する。
従って負荷抵抗R,に生ずるオフセット電圧ΔVxC2
)は(ロ)式となる。
)は(ロ)式となる。
ΔV z (2)= (Icto(2) −Icxs(
2)) X kL s・・・(ロ)式 以上、第1の半周期と第2の半周期とのそれぞれのオフ
セット電圧△v*(1)+ΔV * (2)の平均値を
取れば、負荷抵抗几3に生ずる平均直流オフセットΔV
雪がまり、(ト)式で示される。
2)) X kL s・・・(ロ)式 以上、第1の半周期と第2の半周期とのそれぞれのオフ
セット電圧△v*(1)+ΔV * (2)の平均値を
取れば、負荷抵抗几3に生ずる平均直流オフセットΔV
雪がまり、(ト)式で示される。
・・・(カ式
α0式でχには(ロ)式で表わされるトランジスタのば
らつき定数であり、理想的には(ロ)式中aosalt
a□a3が全て1の場合に零となるが、前述の如”く半
導体集積回路の素子はらつきにより1通常±0.2程度
の数値になる。
らつき定数であり、理想的には(ロ)式中aosalt
a□a3が全て1の場合に零となるが、前述の如”く半
導体集積回路の素子はらつきにより1通常±0.2程度
の数値になる。
(至)式でvlは第2図に示したバイアス回路により決
定され、通常1v程度であり、これを一定と考えるとΔ
v2は(至)式で示される。
定され、通常1v程度であり、これを一定と考えるとΔ
v2は(至)式で示される。
位相検波器の変換利得KdU、第1図の回路では、(ト
)式で与えられる。
)式で与えられる。
(2)式でViは入力端子Aから供給される入力信号電
圧である。従っ゛で1変換利得Kdを太きくしようとす
る場合、(財)式中のπ÷を大きくしなければならない
が、この場合、(財)式から明らかなようにオフセット
△V2もそれに比例し′C大きくなってしまう欠点があ
る。
圧である。従っ゛で1変換利得Kdを太きくしようとす
る場合、(財)式中のπ÷を大きくしなければならない
が、この場合、(財)式から明らかなようにオフセット
△V2もそれに比例し′C大きくなってしまう欠点があ
る。
例えば、第1図、第2図で示された位相比較器J」
をPLL回路に使用した場合、の値を5以上lもl
に設定すると、01式よりオフセット電圧Δv2は±1
v程度以上となυ、このため、次段に接続される直流ア
ンプ又は電圧制御発振器の入力のダイナミックレンジを
少なくとも±lv以上とらないと、PLLがロックしな
いと云う不具合が生じてしまう。
v程度以上となυ、このため、次段に接続される直流ア
ンプ又は電圧制御発振器の入力のダイナミックレンジを
少なくとも±lv以上とらないと、PLLがロックしな
いと云う不具合が生じてしまう。
本発明の目的は、半導体集積回路内の素子特性のばらつ
きによる出力の直流オフセットを大幅に小さくした位相
検波器を提供することにある。
きによる出力の直流オフセットを大幅に小さくした位相
検波器を提供することにある。
本発明の他の目的は、変換利得Kdケある程度几
大きくしても(T?≧5)、直流オフセットを小さくで
きる位相検波器を提供するものである。
きる位相検波器を提供するものである。
ここで、本発明を第3図の原理図を用いて説明する。
本発明は第1図に示す構成の位相比較器101に増幅回
路ブロック104を直結したことが特徴である。増幅回
路ブロック104の構成は以下のとおりである。端子J
、には各々増幅器lO3の非反転入力端子、反転入力端
子であり、端子Pが入力端子、端子A、Hはブロック1
01との結合点である。抵抗■8は増幅器103の入力
バイアスを与える為の抵抗であり、抵抗几。、几7は増
幅回路ブロック104の交流電圧利得を決定する帰還抵
抗である。コンデンサC1は直流カットの為のバイパス
コンデンサである。
路ブロック104を直結したことが特徴である。増幅回
路ブロック104の構成は以下のとおりである。端子J
、には各々増幅器lO3の非反転入力端子、反転入力端
子であり、端子Pが入力端子、端子A、Hはブロック1
01との結合点である。抵抗■8は増幅器103の入力
バイアスを与える為の抵抗であり、抵抗几。、几7は増
幅回路ブロック104の交流電圧利得を決定する帰還抵
抗である。コンデンサC1は直流カットの為のバイパス
コンデンサである。
第3図で示された位相検波器の変換オロ得Kd及び直流
オフセット△v2は(ト)式(6)式の導出過程と同様
にしてまる。ま丁Kdrl:(ホ)式のように豊きかえ
られる。
オフセット△v2は(ト)式(6)式の導出過程と同様
にしてまる。ま丁Kdrl:(ホ)式のように豊きかえ
られる。
ここで、 Vi’は端子Pの入力を新たにViとすれば
(2試となる。
(2試となる。
(21)式は、抵抗り、l(、、、g8がそれぞれ抵抗
E・6゜几7.几8の抵抗値であり、又、コンデンサC
Iのインピーダンスが交流的に零であるとしたときの非
反転増幅器の基本式である。従って、Kdは@0)。
E・6゜几7.几8の抵抗値であり、又、コンデンサC
Iのインピーダンスが交流的に零であるとしたときの非
反転増幅器の基本式である。従って、Kdは@0)。
(2])式より(2)式となる。
一方、直流オフセット△v2は以下の様に々る。
第2図のバイアス印加端子Hと同一のバイアス′酊圧を
帖3図の端子Bに印力iすると、非反転増幅器104の
直流利得が1であるので、端子Aの直流バイア゛ス電圧
はほぼ端子Bの直流バイアス電圧と同一になる。従って
、直流オフセット△v2は0の式と同一式であられされ
る。直流オフセット△v窒例と同様計算をすれば△V、
は士U、 2 Vとなる。
帖3図の端子Bに印力iすると、非反転増幅器104の
直流利得が1であるので、端子Aの直流バイア゛ス電圧
はほぼ端子Bの直流バイアス電圧と同一になる。従って
、直流オフセット△v2は0の式と同一式であられされ
る。直流オフセット△v窒例と同様計算をすれば△V、
は士U、 2 Vとなる。
第1図、第2図で示′した回路では±1vであり、これ
に対し−と大幅に小さくできる。よって、PLLがロッ
クしないと云う様な不具合は生じない。
に対し−と大幅に小さくできる。よって、PLLがロッ
クしないと云う様な不具合は生じない。
又、勘の値は、次段の直流増幅器又は電圧制御発振器の
入力ダイナミックレンジ等から決定され、も小さくなる
と云う欠点があったが、これに対しR十R て本発明では、(2)式−憧71 の値を大きくすれば
、変換利得Kdを任意に設定でき、しかも、この場合、
直流オフセットを太きくしないで済むと云う好ましい位
相比較回路が構成できる。
入力ダイナミックレンジ等から決定され、も小さくなる
と云う欠点があったが、これに対しR十R て本発明では、(2)式−憧71 の値を大きくすれば
、変換利得Kdを任意に設定でき、しかも、この場合、
直流オフセットを太きくしないで済むと云う好ましい位
相比較回路が構成できる。
第4図は、第3図で示した増幅器103の具体例を示す
。
。
第4図で、トランジスタQlo+ + Q102は差動
増幅器を構成し、能動負荷であるトランジスタQtos
+Q104を介して、エミッタホロワトランジスタQl
osのエミッタより出力が取り出される。ここで、トラ
ンジスタQroarQlor及び抵抗几10は定電流源
を構成と、直流バイアスが端子Sより与えられて駆動す
る。
増幅器を構成し、能動負荷であるトランジスタQtos
+Q104を介して、エミッタホロワトランジスタQl
osのエミッタより出力が取り出される。ここで、トラ
ンジスタQroarQlor及び抵抗几10は定電流源
を構成と、直流バイアスが端子Sより与えられて駆動す
る。
m4図のものを第3図の非反転増幅器103に使用すれ
ば、簡単な構成で変換利得の大きい、しかも、直流オフ
セットが小さいと云う優れた位相検波回路を提供できる
。
ば、簡単な構成で変換利得の大きい、しかも、直流オフ
セットが小さいと云う優れた位相検波回路を提供できる
。
尚、本発明は上記実施例に限定されないことは熱論であ
る。例えば、抵抗R1を省略できるし、トランジスタQ
4 + Qs + Qs + Qe + Qloおよび
抵抗几2は出力の直流電位を保償するためであって原理
的には必要ない。この回路は、位相検波器以外にも適用
される。
る。例えば、抵抗R1を省略できるし、トランジスタQ
4 + Qs + Qs + Qe + Qloおよび
抵抗几2は出力の直流電位を保償するためであって原理
的には必要ない。この回路は、位相検波器以外にも適用
される。
第1図は一般的に位相検波回路図、第2図は従来のバイ
アス回路図、第3図は本発明の一実施例を示すブロック
図、第4図は第3図で示された増幅器103の具体的回
路の一例を示す回路図である。 R1,、a、 、比3.几4.几6.几6.几7.几8
゜几、。1・・・・・・抵抗、Ql−(=h、Qs、Q
4.Q弓、Q6゜Q?1Q81Q91QIOIQ11
+Qt*+Qtos +Qtoz+Q +oa + Q
104−I Ql06 + Qtos r Qto)゛
°°°゛°トランジスタ、C1・・・・・・コンデンサ
、101・・・・・・位相比較器、102・・・・・・
バイアス回路、103.104・・・・・・増幅器ブロ
ック、非反転増幅器を示す。 j>−L”1.、”’、、 代理人 弁理士 内 原 晋1−1 ′、・・−j″、′ \−−二 第3図 寮4図 ■ ■ 畷 J
アス回路図、第3図は本発明の一実施例を示すブロック
図、第4図は第3図で示された増幅器103の具体的回
路の一例を示す回路図である。 R1,、a、 、比3.几4.几6.几6.几7.几8
゜几、。1・・・・・・抵抗、Ql−(=h、Qs、Q
4.Q弓、Q6゜Q?1Q81Q91QIOIQ11
+Qt*+Qtos +Qtoz+Q +oa + Q
104−I Ql06 + Qtos r Qto)゛
°°°゛°トランジスタ、C1・・・・・・コンデンサ
、101・・・・・・位相比較器、102・・・・・・
バイアス回路、103.104・・・・・・増幅器ブロ
ック、非反転増幅器を示す。 j>−L”1.、”’、、 代理人 弁理士 内 原 晋1−1 ′、・・−j″、′ \−−二 第3図 寮4図 ■ ■ 畷 J
Claims (1)
- 【特許請求の範囲】 1、 エミッタが基準点に結合され、ペースに第1の入
力信号が加わる第1のトランジスタと、該第−のトラン
ジスタのコレクタに各々エミ、りが結合され、少なくと
も一方のペースに第2の入力信号が加わる第2および第
3のトランジスタと、該第2又は第3のトランジスタの
コレクタに所定の電圧源から導ひかれる負荷とを有する
トランジスタ回路において、直流的に社会帰還であり、
交流的には所定の利得を有する帰還増幅器を介して前記
第1のトランジスタのペースに前記第1の入力信号を供
給した特徴とするトランジスタ回路。 λ 前記第2のトランジスタのベースにペースが接続さ
れ、前記第3のトランジスタのコレクタにコレクタが接
続された第4のトランジスタと1前記第3のトランジス
タのベースにベースが接続され、前記第2のトランジス
タのコレクタにコレクタが接続された第5のトランジス
タと、該第4および第5のトランジスタのエミッタにコ
レクタが結合され、エミッタが前記基準点に結合された
第6のトランジスタとをさらに有し、該第6のトランジ
スタのベースを前記帰還増幅器の信号入力端に結合した
ことを特徴とする特徴とする特許請求の範囲第1項記載
のトランジスタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58164488A JPS6055709A (ja) | 1983-09-07 | 1983-09-07 | トランジスタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58164488A JPS6055709A (ja) | 1983-09-07 | 1983-09-07 | トランジスタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6055709A true JPS6055709A (ja) | 1985-04-01 |
Family
ID=15794110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58164488A Pending JPS6055709A (ja) | 1983-09-07 | 1983-09-07 | トランジスタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6055709A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1047191A1 (en) * | 1999-04-19 | 2000-10-25 | Nokia Mobile Phones Ltd. | Method and arrangement for tuning a resonator |
-
1983
- 1983-09-07 JP JP58164488A patent/JPS6055709A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1047191A1 (en) * | 1999-04-19 | 2000-10-25 | Nokia Mobile Phones Ltd. | Method and arrangement for tuning a resonator |
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