JPS6055709A - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPS6055709A JPS6055709A JP58164488A JP16448883A JPS6055709A JP S6055709 A JPS6055709 A JP S6055709A JP 58164488 A JP58164488 A JP 58164488A JP 16448883 A JP16448883 A JP 16448883A JP S6055709 A JPS6055709 A JP S6055709A
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- transistor
- amplifier
- trs
- input
- bias
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/007—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations
- H03D13/008—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations using transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0033—Current mirrors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0047—Offset of DC voltage or frequency
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ回路に関し、特に半導体集積回路
で構成される位相検波器に関する。
で構成される位相検波器に関する。
従来の位相検波器を第１図および第２図を用いて説明す
る。
る。
第１図に示された位相検波器１０１において、第１の入
力信号は端子Ａ、Ｂに入力されてトランジスタＱ１．Ｑ
ｔ及び砥抗几１＋Ｒ１によりて増幅さされ、掛算器を構
成する二重平衡差動増幅器のトランジスタＱｓ＝Ｑ４及
びトランジスタＱｓ 、 Ｑｓのそれぞれの共通エミッ
タに伝送される。一方、第２の入力信号は端子Ｃ，Ｄに
入力され、トランジスタＱｓｌＱ６及びトランジスタＱ
４ 、Ｑｓのそれぞれの共通ペースに加わる。第１の入
力信号と第２の入力信号性、トランジスタＱ３乃至Ｑ６
でなる二重平衡差動増幅器により掛算される。トランジ
スタＱｓ＝Ｑｓのコレクタ出力は互いに結合されてカレ
ントミラー回路のトランジスタＱｔ 、 Ｑｓ及びトラ
ンジスタＱｏ ＊ Ｑｌｏを通し、一方、互いに結合さ
れたトランジスタＱａ＝Ｑｅのコレクタ出力はカレント
ミラー回路のトランジスタＱｓ −Ｑｓｏ を通し、そ
れぞれ共通の負荷抵抗几３を介して出力端子Ｇに導びか
れる。第１図で、端子Ｅは電源端子であり、端子Ｆはバ
イアス基準点である。
力信号は端子Ａ、Ｂに入力されてトランジスタＱ１．Ｑ
ｔ及び砥抗几１＋Ｒ１によりて増幅さされ、掛算器を構
成する二重平衡差動増幅器のトランジスタＱｓ＝Ｑ４及
びトランジスタＱｓ 、 Ｑｓのそれぞれの共通エミッ
タに伝送される。一方、第２の入力信号は端子Ｃ，Ｄに
入力され、トランジスタＱｓｌＱ６及びトランジスタＱ
４ 、Ｑｓのそれぞれの共通ペースに加わる。第１の入
力信号と第２の入力信号性、トランジスタＱ３乃至Ｑ６
でなる二重平衡差動増幅器により掛算される。トランジ
スタＱｓ＝Ｑｓのコレクタ出力は互いに結合されてカレ
ントミラー回路のトランジスタＱｔ 、 Ｑｓ及びトラ
ンジスタＱｏ ＊ Ｑｌｏを通し、一方、互いに結合さ
れたトランジスタＱａ＝Ｑｅのコレクタ出力はカレント
ミラー回路のトランジスタＱｓ −Ｑｓｏ を通し、そ
れぞれ共通の負荷抵抗几３を介して出力端子Ｇに導びか
れる。第１図で、端子Ｅは電源端子であり、端子Ｆはバ
イアス基準点である。
第２図は第１図のトランジスタＱ＊ −Ｑ！のペースバ
イアスの供給回路１０２を示し、抵抗Ｒ−４゜Ｒ，及び
バイアス印加端子Ｈで構成される。このように、従来の
位相検波器は第１図に示されるブロック１０１と第２図
に示されるブロック１０２とによって構成され、それら
は半導体集積回路として形成される。
イアスの供給回路１０２を示し、抵抗Ｒ−４゜Ｒ，及び
バイアス印加端子Ｈで構成される。このように、従来の
位相検波器は第１図に示されるブロック１０１と第２図
に示されるブロック１０２とによって構成され、それら
は半導体集積回路として形成される。
第１．２図に示す位相比較器を半導体集積回路で構成す
る場合、当然のことながら、１個の抵抗の抵抗値の精度
あるいは２個以上の抵抗間の抵抗値の相対精度叫は、工
程能力上で制約させるはらつきがあり、又、トランジス
タにし゛でも、同−Ｊｔ６状でレイアウトしたとし°Ｃ
もやはり工程能力上の特性のばらつきが生ずる。このよ
うに、半導体乗積回路内の素子特性のはらつきにより、
位相検波器１０１出力には直流オフセｙｔ［圧が生ずる
こととなる。このため、従来の位相検波器を、従えばＰ
ＬＬ（位相同期ループ）に応用した場合等には、ロック
（同期）しづらいとか、あるいは■ＣＯ（電圧制御発振
器）のフリーラン周波数に刻してロックレンジか非対称
となる吟の整置が起る。
る場合、当然のことながら、１個の抵抗の抵抗値の精度
あるいは２個以上の抵抗間の抵抗値の相対精度叫は、工
程能力上で制約させるはらつきがあり、又、トランジス
タにし゛でも、同−Ｊｔ６状でレイアウトしたとし°Ｃ
もやはり工程能力上の特性のばらつきが生ずる。このよ
うに、半導体乗積回路内の素子特性のはらつきにより、
位相検波器１０１出力には直流オフセｙｔ［圧が生ずる
こととなる。このため、従来の位相検波器を、従えばＰ
ＬＬ（位相同期ループ）に応用した場合等には、ロック
（同期）しづらいとか、あるいは■ＣＯ（電圧制御発振
器）のフリーラン周波数に刻してロックレンジか非対称
となる吟の整置が起る。
次に、第１図、第２図で示した回路の出力に直流オフセ
ットが生じる原因を以下の仮定により検討する。
ットが生じる原因を以下の仮定により検討する。
（１）第１の仮定
トランジスタＱ１とＱ茸＊ トランジスタＱ３とＱ４．
トランジスタＱＩＩとＱ６．トランジスタＱ７とＱ８．
トランジスタＱ会とＱｌｏ ｔ ）ランジスタＱｓｓと
Ｑｌｌｌ抵抗几１と几３、そして抵抗ル４とルＳは各々
同一形状の素子である。
トランジスタＱＩＩとＱ６．トランジスタＱ７とＱ８．
トランジスタＱ会とＱｌｏ ｔ ）ランジスタＱｓｓと
Ｑｌｌｌ抵抗几１と几３、そして抵抗ル４とルＳは各々
同一形状の素子である。
（２）第２の仮定
塙子Ｃ，Ｄに印加される第２の入力信号電圧は、トラン
ジスタＱ３とＱｓ とが、そしてトランジスタＱ４とＱ
６とが完全に導通、非導通を繰り返すに十分なレベルを
もっており、しかも導通、非導通のデユーティは５０％
である。
ジスタＱ３とＱｓ とが、そしてトランジスタＱ４とＱ
６とが完全に導通、非導通を繰り返すに十分なレベルを
もっており、しかも導通、非導通のデユーティは５０％
である。
（３）第３の仮定
トランジスタＱ２のエミッタ電圧は（Ｖｔ＋ΔＶｔ）−
である。ここで、Δｖ１は抵抗Ｒ４ｅ几器の相対比なら
びにトランジスタＱｓ 、 （ｈの電流増幅率（以下、
ＨＦＥと略す）およびペース・エミッタ間電圧夫々の相
違によって生ずるオフセット電圧を意味する。
である。ここで、Δｖ１は抵抗Ｒ４ｅ几器の相対比なら
びにトランジスタＱｓ 、 （ｈの電流増幅率（以下、
ＨＦＥと略す）およびペース・エミッタ間電圧夫々の相
違によって生ずるオフセット電圧を意味する。
したがって、ＩＣ１ｓ ＩＣＳはＱ） 、 （２）式で
表わされる０ ここで、（２）式のａＱは電流比を示す。
表わされる０ ここで、（２）式のａＱは電流比を示す。
次に、トランジスタＱｓ＝Ｑａが導通で、トランジスタ
Ｑａ＝Ｑｓが非導通の第１の半周期と、トランジスタＱ
ｓ＝Ｑｓが非導通で、トランジスタＱ４９Ｑｓが導通の
第２の半周期について、それぞれ負荷抵抗１（、に生ず
る平均オフセットΔＶ＊（，１）。
Ｑａ＝Ｑｓが非導通の第１の半周期と、トランジスタＱ
ｓ＝Ｑｓが非導通で、トランジスタＱ４９Ｑｓが導通の
第２の半周期について、それぞれ負荷抵抗１（、に生ず
る平均オフセットΔＶ＊（，１）。
ΔＶ ＊ （２）をめる。
（１） 第１の半周期
この半周期におけるトランジスタＱ３＊Ｑ４＋ＱｓｇＱ
ｓ＋ＱｙｓＱｓ＋Ｑ＊ｔＱｘｏ＋Ｑｓｓ＋Ｑｔｚのそれ
ぞれに対応するコレクタ電流をＩＣ５（１）。
ｓ＋ＱｙｓＱｓ＋Ｑ＊ｔＱｘｏ＋Ｑｓｓ＋Ｑｔｚのそれ
ぞれに対応するコレクタ電流をＩＣ５（１）。
ＩＣ４（１） ｓ Ｉｃ１（１） ｓ Ｉｃ５（１）
ｔ Ｉｃｙ（１） ＋ Ｉａｓ（１） ＋Ｉｃｅ（１）
＋ Ｉｃｔｏ （１） ｌ ”Ｃ１ｌ （１） ｒ
”ｃｌｘ （１）とする。
ｔ Ｉｃｙ（１） ＋ Ｉａｓ（１） ＋Ｉｃｅ（１）
＋ Ｉｃｔｏ （１） ｌ ”Ｃ１ｌ （１） ｒ
”ｃｌｘ （１）とする。
又、トランジスタ素子ばらつきによる電流比を各々以下
の様に定義する。
の様に定義する。
ａ ｔ ＝ Ｉｃｅ（１）／ Ｉｃｙ（１）； Ｉｃ５
（１）／ （Ｉｃｓ （１）＋ Ｉｃｓ （１））・・
・（３）式 ％式％（１） （４） （１）） ・・・（５）式 （３）式ではトランジスタＱ７のＨＦＥによる電流誤差
を無視している。（４）式ではトランジスタＱ■のＨＦ
Ｅによる電流誤差を無視している。（５）式ではトラン
ジスタＱ９のＨＦＥによる電流誤差を無視している。
（１）／ （Ｉｃｓ （１）＋ Ｉｃｓ （１））・・
・（３）式 ％式％（１） （４） （１）） ・・・（５）式 （３）式ではトランジスタＱ７のＨＦＥによる電流誤差
を無視している。（４）式ではトランジスタＱ■のＨＦ
Ｅによる電流誤差を無視している。（５）式ではトラン
ジスタＱ９のＨＦＥによる電流誤差を無視している。
第１の半周期では、トランジスタＱ４．Ｑ１１が非導通
であるから、（ｔ） 、 （２） 、 （３） 、＋
（４） 、 （５）式より（６）式、（７）式が成立す
る。
であるから、（ｔ） 、 （２） 、 （３） 、＋
（４） 、 （５）式より（６）式、（７）式が成立す
る。
従って、負荷抵抗Ｒ３に生ずるオフセット電圧ΔＶ ＊
（１）は（８）式になる。
（１）は（８）式になる。
・・・（８）式
％式％
この半周期におけるトランジスタＱｓ Ｉ Ｑ４ ＊Ｑ
ｓｓＱｓ＊ＱｔｔＱｓ＊ＱｅｅＱｓｏｓＱｔｔ＊Ｑｔｓ
のそれぞれに対応するコレクタ電流をＩＣａ（２ＬＩＣ
４（２） ＊ Ｉｃ５（２） ＋ Ｉｃｅ（２） ｔ
ＩＣ７（２） ＋ Ｉｃｓ （２） ＊Ｉｃｅ （２）
ｔ Ｉｃｔｏ（２） ｌ Ｉｃｔｓ （２） ＊ Ｉ
ｃｔｅ（２）とするＯ又、トランジスタ素子のほらつき
による電流比は（３） 、 （４） 、 （５）式と同
様に以下の様に定義する。
ｓｓＱｓ＊ＱｔｔＱｓ＊ＱｅｅＱｓｏｓＱｔｔ＊Ｑｔｓ
のそれぞれに対応するコレクタ電流をＩＣａ（２ＬＩＣ
４（２） ＊ Ｉｃ５（２） ＋ Ｉｃｅ（２） ｔ
ＩＣ７（２） ＋ Ｉｃｓ （２） ＊Ｉｃｅ （２）
ｔ Ｉｃｔｏ（２） ｌ Ｉｃｔｓ （２） ＊ Ｉ
ｃｔｅ（２）とするＯ又、トランジスタ素子のほらつき
による電流比は（３） 、 （４） 、 （５）式と同
様に以下の様に定義する。
ａ ｓ ＝ Ｉｃ８（２）／ ｌｃｔ （２） ＃Ｉｃ
ｓ （２）／ （１ａｓ（２）＋ Ｉｃｅ（１））・・
・（９）式 ％式％（２） ・・・叫式 ａ Ｂ ＝ Ｉｃｔｅ（２）／ Ｉｃｅ（２）勾Ｉｃｔ
ｏ（２）／ （ＩＣ４（２）＋ ＩＣＩＩ （２） ）
・・・（社）式第２の半周期ではトランジスタＱｓ
＝ Ｑｓが非導通であるから、（ｉ） ｓ （２） 、
（９） ＊（２）、６１）式よりＱ２゜（至）式が成
立する。
ｓ （２）／ （１ａｓ（２）＋ Ｉｃｅ（１））・・
・（９）式 ％式％（２） ・・・叫式 ａ Ｂ ＝ Ｉｃｔｅ（２）／ Ｉｃｅ（２）勾Ｉｃｔ
ｏ（２）／ （ＩＣ４（２）＋ ＩＣＩＩ （２） ）
・・・（社）式第２の半周期ではトランジスタＱｓ
＝ Ｑｓが非導通であるから、（ｉ） ｓ （２） 、
（９） ＊（２）、６１）式よりＱ２゜（至）式が成
立する。
従って負荷抵抗Ｒ，に生ずるオフセット電圧ΔＶｘＣ２
）は（ロ）式となる。
）は（ロ）式となる。
ΔＶ ｚ （２）＝ （Ｉｃｔｏ（２） −Ｉｃｘｓ（
２）） Ｘ ｋＬ ｓ・・・（ロ）式 以上、第１の半周期と第２の半周期とのそれぞれのオフ
セット電圧△ｖ＊（１）＋ΔＶ ＊ （２）の平均値を
取れば、負荷抵抗几３に生ずる平均直流オフセットΔＶ
雪がまり、（ト）式で示される。
２）） Ｘ ｋＬ ｓ・・・（ロ）式 以上、第１の半周期と第２の半周期とのそれぞれのオフ
セット電圧△ｖ＊（１）＋ΔＶ ＊ （２）の平均値を
取れば、負荷抵抗几３に生ずる平均直流オフセットΔＶ
雪がまり、（ト）式で示される。
・・・（カ式
α０式でχには（ロ）式で表わされるトランジスタのば
らつき定数であり、理想的には（ロ）式中ａｏｓａｌｔ
ａ□ａ３が全て１の場合に零となるが、前述の如”く半
導体集積回路の素子はらつきにより１通常±０．２程度
の数値になる。
らつき定数であり、理想的には（ロ）式中ａｏｓａｌｔ
ａ□ａ３が全て１の場合に零となるが、前述の如”く半
導体集積回路の素子はらつきにより１通常±０．２程度
の数値になる。
（至）式でｖｌは第２図に示したバイアス回路により決
定され、通常１ｖ程度であり、これを一定と考えるとΔ
ｖ２は（至）式で示される。
定され、通常１ｖ程度であり、これを一定と考えるとΔ
ｖ２は（至）式で示される。
位相検波器の変換利得ＫｄＵ、第１図の回路では、（ト
）式で与えられる。
）式で与えられる。
（２）式でＶｉは入力端子Ａから供給される入力信号電
圧である。従っ゛で１変換利得Ｋｄを太きくしようとす
る場合、（財）式中のπ÷を大きくしなければならない
が、この場合、（財）式から明らかなようにオフセット
△Ｖ２もそれに比例し′Ｃ大きくなってしまう欠点があ
る。
圧である。従っ゛で１変換利得Ｋｄを太きくしようとす
る場合、（財）式中のπ÷を大きくしなければならない
が、この場合、（財）式から明らかなようにオフセット
△Ｖ２もそれに比例し′Ｃ大きくなってしまう欠点があ
る。
例えば、第１図、第２図で示された位相比較器Ｊ」
をＰＬＬ回路に使用した場合、の値を５以上ｌもｌ
に設定すると、０１式よりオフセット電圧Δｖ２は±１
ｖ程度以上となυ、このため、次段に接続される直流ア
ンプ又は電圧制御発振器の入力のダイナミックレンジを
少なくとも±ｌｖ以上とらないと、ＰＬＬがロックしな
いと云う不具合が生じてしまう。
ｖ程度以上となυ、このため、次段に接続される直流ア
ンプ又は電圧制御発振器の入力のダイナミックレンジを
少なくとも±ｌｖ以上とらないと、ＰＬＬがロックしな
いと云う不具合が生じてしまう。
本発明の目的は、半導体集積回路内の素子特性のばらつ
きによる出力の直流オフセットを大幅に小さくした位相
検波器を提供することにある。
きによる出力の直流オフセットを大幅に小さくした位相
検波器を提供することにある。
本発明の他の目的は、変換利得Ｋｄケある程度几
大きくしても（Ｔ？≧５）、直流オフセットを小さくで
きる位相検波器を提供するものである。
きる位相検波器を提供するものである。
ここで、本発明を第３図の原理図を用いて説明する。
本発明は第１図に示す構成の位相比較器１０１に増幅回
路ブロック１０４を直結したことが特徴である。増幅回
路ブロック１０４の構成は以下のとおりである。端子Ｊ
、には各々増幅器ｌＯ３の非反転入力端子、反転入力端
子であり、端子Ｐが入力端子、端子Ａ、Ｈはブロック１
０１との結合点である。抵抗■８は増幅器１０３の入力
バイアスを与える為の抵抗であり、抵抗几。、几７は増
幅回路ブロック１０４の交流電圧利得を決定する帰還抵
抗である。コンデンサＣ１は直流カットの為のバイパス
コンデンサである。
路ブロック１０４を直結したことが特徴である。増幅回
路ブロック１０４の構成は以下のとおりである。端子Ｊ
、には各々増幅器ｌＯ３の非反転入力端子、反転入力端
子であり、端子Ｐが入力端子、端子Ａ、Ｈはブロック１
０１との結合点である。抵抗■８は増幅器１０３の入力
バイアスを与える為の抵抗であり、抵抗几。、几７は増
幅回路ブロック１０４の交流電圧利得を決定する帰還抵
抗である。コンデンサＣ１は直流カットの為のバイパス
コンデンサである。
第３図で示された位相検波器の変換オロ得Ｋｄ及び直流
オフセット△ｖ２は（ト）式（６）式の導出過程と同様
にしてまる。ま丁Ｋｄｒｌ：（ホ）式のように豊きかえ
られる。
オフセット△ｖ２は（ト）式（６）式の導出過程と同様
にしてまる。ま丁Ｋｄｒｌ：（ホ）式のように豊きかえ
られる。
ここで、 Ｖｉ’は端子Ｐの入力を新たにＶｉとすれば
（２試となる。
（２試となる。
（２１）式は、抵抗り、ｌ（、、、ｇ８がそれぞれ抵抗
Ｅ・６゜几７．几８の抵抗値であり、又、コンデンサＣ
Ｉのインピーダンスが交流的に零であるとしたときの非
反転増幅器の基本式である。従って、Ｋｄは＠０）。
Ｅ・６゜几７．几８の抵抗値であり、又、コンデンサＣ
Ｉのインピーダンスが交流的に零であるとしたときの非
反転増幅器の基本式である。従って、Ｋｄは＠０）。
（２］）式より（２）式となる。
一方、直流オフセット△ｖ２は以下の様に々る。
第２図のバイアス印加端子Ｈと同一のバイアス′酊圧を
帖３図の端子Ｂに印力ｉすると、非反転増幅器１０４の
直流利得が１であるので、端子Ａの直流バイア゛ス電圧
はほぼ端子Ｂの直流バイアス電圧と同一になる。従って
、直流オフセット△ｖ２は０の式と同一式であられされ
る。直流オフセット△ｖ窒例と同様計算をすれば△Ｖ、
は士Ｕ、 ２ Ｖとなる。
帖３図の端子Ｂに印力ｉすると、非反転増幅器１０４の
直流利得が１であるので、端子Ａの直流バイア゛ス電圧
はほぼ端子Ｂの直流バイアス電圧と同一になる。従って
、直流オフセット△ｖ２は０の式と同一式であられされ
る。直流オフセット△ｖ窒例と同様計算をすれば△Ｖ、
は士Ｕ、 ２ Ｖとなる。
第１図、第２図で示′した回路では±１ｖであり、これ
に対し−と大幅に小さくできる。よって、ＰＬＬがロッ
クしないと云う様な不具合は生じない。
に対し−と大幅に小さくできる。よって、ＰＬＬがロッ
クしないと云う様な不具合は生じない。
又、勘の値は、次段の直流増幅器又は電圧制御発振器の
入力ダイナミックレンジ等から決定され、も小さくなる
と云う欠点があったが、これに対しＲ十Ｒ て本発明では、（２）式−憧７１ の値を大きくすれば
、変換利得Ｋｄを任意に設定でき、しかも、この場合、
直流オフセットを太きくしないで済むと云う好ましい位
相比較回路が構成できる。
入力ダイナミックレンジ等から決定され、も小さくなる
と云う欠点があったが、これに対しＲ十Ｒ て本発明では、（２）式−憧７１ の値を大きくすれば
、変換利得Ｋｄを任意に設定でき、しかも、この場合、
直流オフセットを太きくしないで済むと云う好ましい位
相比較回路が構成できる。
第４図は、第３図で示した増幅器１０３の具体例を示す
。
。
第４図で、トランジスタＱｌｏ＋ ＋ Ｑ１０２は差動
増幅器を構成し、能動負荷であるトランジスタＱｔｏｓ
＋Ｑ１０４を介して、エミッタホロワトランジスタＱｌ
ｏｓのエミッタより出力が取り出される。ここで、トラ
ンジスタＱｒｏａｒＱｌｏｒ及び抵抗几１０は定電流源
を構成と、直流バイアスが端子Ｓより与えられて駆動す
る。
増幅器を構成し、能動負荷であるトランジスタＱｔｏｓ
＋Ｑ１０４を介して、エミッタホロワトランジスタＱｌ
ｏｓのエミッタより出力が取り出される。ここで、トラ
ンジスタＱｒｏａｒＱｌｏｒ及び抵抗几１０は定電流源
を構成と、直流バイアスが端子Ｓより与えられて駆動す
る。
ｍ４図のものを第３図の非反転増幅器１０３に使用すれ
ば、簡単な構成で変換利得の大きい、しかも、直流オフ
セットが小さいと云う優れた位相検波回路を提供できる
。
ば、簡単な構成で変換利得の大きい、しかも、直流オフ
セットが小さいと云う優れた位相検波回路を提供できる
。
尚、本発明は上記実施例に限定されないことは熱論であ
る。例えば、抵抗Ｒ１を省略できるし、トランジスタＱ
４ ＋ Ｑｓ ＋ Ｑｓ ＋ Ｑｅ ＋ Ｑｌｏおよび
抵抗几２は出力の直流電位を保償するためであって原理
的には必要ない。この回路は、位相検波器以外にも適用
される。
る。例えば、抵抗Ｒ１を省略できるし、トランジスタＱ
４ ＋ Ｑｓ ＋ Ｑｓ ＋ Ｑｅ ＋ Ｑｌｏおよび
抵抗几２は出力の直流電位を保償するためであって原理
的には必要ない。この回路は、位相検波器以外にも適用
される。
第１図は一般的に位相検波回路図、第２図は従来のバイ
アス回路図、第３図は本発明の一実施例を示すブロック
図、第４図は第３図で示された増幅器１０３の具体的回
路の一例を示す回路図である。 Ｒ１，、ａ、 、比３．几４．几６．几６．几７．几８
゜几、。１・・・・・・抵抗、Ｑｌ−（＝ｈ、Ｑｓ、Ｑ
４．Ｑ弓、Ｑ６゜Ｑ？１Ｑ８１Ｑ９１ＱＩＯＩＱ１１
＋Ｑｔ＊＋Ｑｔｏｓ ＋Ｑｔｏｚ＋Ｑ ＋ｏａ ＋ Ｑ
１０４−Ｉ Ｑｌ０６ ＋ Ｑｔｏｓ ｒ Ｑｔｏ）゛
°°°゛°トランジスタ、Ｃ１・・・・・・コンデンサ
、１０１・・・・・・位相比較器、１０２・・・・・・
バイアス回路、１０３．１０４・・・・・・増幅器ブロ
ック、非反転増幅器を示す。 ｊ＞−Ｌ”１．、”’、、 代理人 弁理士 内 原 晋１−１ ′、・・−ｊ″、′ ＼−−二 第３図 寮４図 ■ ■ 畷 Ｊ
アス回路図、第３図は本発明の一実施例を示すブロック
図、第４図は第３図で示された増幅器１０３の具体的回
路の一例を示す回路図である。 Ｒ１，、ａ、 、比３．几４．几６．几６．几７．几８
゜几、。１・・・・・・抵抗、Ｑｌ−（＝ｈ、Ｑｓ、Ｑ
４．Ｑ弓、Ｑ６゜Ｑ？１Ｑ８１Ｑ９１ＱＩＯＩＱ１１
＋Ｑｔ＊＋Ｑｔｏｓ ＋Ｑｔｏｚ＋Ｑ ＋ｏａ ＋ Ｑ
１０４−Ｉ Ｑｌ０６ ＋ Ｑｔｏｓ ｒ Ｑｔｏ）゛
°°°゛°トランジスタ、Ｃ１・・・・・・コンデンサ
、１０１・・・・・・位相比較器、１０２・・・・・・
バイアス回路、１０３．１０４・・・・・・増幅器ブロ
ック、非反転増幅器を示す。 ｊ＞−Ｌ”１．、”’、、 代理人 弁理士 内 原 晋１−１ ′、・・−ｊ″、′ ＼−−二 第３図 寮４図 ■ ■ 畷 Ｊ
Claims (1)
- 【特許請求の範囲】 １、 エミッタが基準点に結合され、ペースに第１の入
力信号が加わる第１のトランジスタと、該第−のトラン
ジスタのコレクタに各々エミ、りが結合され、少なくと
も一方のペースに第２の入力信号が加わる第２および第
３のトランジスタと、該第２又は第３のトランジスタの
コレクタに所定の電圧源から導ひかれる負荷とを有する
トランジスタ回路において、直流的に社会帰還であり、
交流的には所定の利得を有する帰還増幅器を介して前記
第１のトランジスタのペースに前記第１の入力信号を供
給した特徴とするトランジスタ回路。 λ 前記第２のトランジスタのベースにペースが接続さ
れ、前記第３のトランジスタのコレクタにコレクタが接
続された第４のトランジスタと１前記第３のトランジス
タのベースにベースが接続され、前記第２のトランジス
タのコレクタにコレクタが接続された第５のトランジス
タと、該第４および第５のトランジスタのエミッタにコ
レクタが結合され、エミッタが前記基準点に結合された
第６のトランジスタとをさらに有し、該第６のトランジ
スタのベースを前記帰還増幅器の信号入力端に結合した
ことを特徴とする特徴とする特許請求の範囲第１項記載
のトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164488A JPS6055709A (ja) | 1983-09-07 | 1983-09-07 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164488A JPS6055709A (ja) | 1983-09-07 | 1983-09-07 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055709A true JPS6055709A (ja) | 1985-04-01 |
Family
ID=15794110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164488A Pending JPS6055709A (ja) | 1983-09-07 | 1983-09-07 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1047191A1 (en) * | 1999-04-19 | 2000-10-25 | Nokia Mobile Phones Ltd. | Method and arrangement for tuning a resonator |
-
1983
- 1983-09-07 JP JP58164488A patent/JPS6055709A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1047191A1 (en) * | 1999-04-19 | 2000-10-25 | Nokia Mobile Phones Ltd. | Method and arrangement for tuning a resonator |
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