JPS60553A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS60553A JPS60553A JP58108643A JP10864383A JPS60553A JP S60553 A JPS60553 A JP S60553A JP 58108643 A JP58108643 A JP 58108643A JP 10864383 A JP10864383 A JP 10864383A JP S60553 A JPS60553 A JP S60553A
- Authority
- JP
- Japan
- Prior art keywords
- command
- interrupt
- execution
- bit
- status register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ＣＣＷ（チャネルコマンドワード）方式のシ
ステムにおける割込み制御方式に関する。
ステムにおける割込み制御方式に関する。
従来技術と問題点
データ処理装置は第１図に示すように共通バス１０にメ
インＣＰＵ （主中央処理装置）１２、メインメモリ
（主記憶装置）１４、チャネル装置１６を接続し、該チ
ャネル装置に複数のＩｌｏを接続するという構成をとる
ものが多い。そしてＣＣＷ方式をとるものではデータ処
理に際してＣＰＵｌ６はコマンド具体的にはアドレスを
チャネル１６のコマンドレジスタＣＭＤＲに渡し、これ
によりサブＣＰＵ （副中央処理装置）に割込みが発生
し、サブＣＰＵはＣＭＤＲのアドレスを取込み共通ハス
Ｄ Ｍ Ａ 制御部ＣＮＴを介してメインメモリ１′４
の読出しを行なう。メインメモリ１４にはコマンド群（
ＣＣＷ）が格納されており、上記アドレスは当該処理に
必要なコマンド群の先端アドレスを示している。従って
該アドレスで所要のコマンドを読出すことができ、読出
したコマンドは内部メモリＲＡＭに格納し、割込みステ
ータスレジスタＩ ＳＴＲへＣＣＷ読取り完了を示すピ
ントを立てる。データ処理はこのＲＡＭに格納したコマ
ンドを解析することにより行なう。データ処理が済むと
、処理は正常であったか異常であったかのステータス情
報をＲＡＭ内のコマンドに付加し、それをメインメモリ
１４０元の格納位置へ戻す。この返戻処理を行なった後
サブＣＰＵは割込みステータスレジスタＩ ＳＴＲへＣ
ＣＷの実行が完了したことを示す（正しくは上記返戻を
示す）ビットを立てる。レジスタｌ５ＴＲへの書込みが
行なわれるとメインＣＰＵへ割込みが発生し、メインＣ
ＰＵはｌ５ＴＲを見てＣＭＤＲへ書込んだコマンドが実
行されたか否かなどを知る。正常終了か異常終了かはメ
インＣＰＵがメインメモリのＣＣＷを見ることにより知
ることができる。これがＣＣＷ方式の動作制御要領であ
る。
インＣＰＵ （主中央処理装置）１２、メインメモリ
（主記憶装置）１４、チャネル装置１６を接続し、該チ
ャネル装置に複数のＩｌｏを接続するという構成をとる
ものが多い。そしてＣＣＷ方式をとるものではデータ処
理に際してＣＰＵｌ６はコマンド具体的にはアドレスを
チャネル１６のコマンドレジスタＣＭＤＲに渡し、これ
によりサブＣＰＵ （副中央処理装置）に割込みが発生
し、サブＣＰＵはＣＭＤＲのアドレスを取込み共通ハス
Ｄ Ｍ Ａ 制御部ＣＮＴを介してメインメモリ１′４
の読出しを行なう。メインメモリ１４にはコマンド群（
ＣＣＷ）が格納されており、上記アドレスは当該処理に
必要なコマンド群の先端アドレスを示している。従って
該アドレスで所要のコマンドを読出すことができ、読出
したコマンドは内部メモリＲＡＭに格納し、割込みステ
ータスレジスタＩ ＳＴＲへＣＣＷ読取り完了を示すピ
ントを立てる。データ処理はこのＲＡＭに格納したコマ
ンドを解析することにより行なう。データ処理が済むと
、処理は正常であったか異常であったかのステータス情
報をＲＡＭ内のコマンドに付加し、それをメインメモリ
１４０元の格納位置へ戻す。この返戻処理を行なった後
サブＣＰＵは割込みステータスレジスタＩ ＳＴＲへＣ
ＣＷの実行が完了したことを示す（正しくは上記返戻を
示す）ビットを立てる。レジスタｌ５ＴＲへの書込みが
行なわれるとメインＣＰＵへ割込みが発生し、メインＣ
ＰＵはｌ５ＴＲを見てＣＭＤＲへ書込んだコマンドが実
行されたか否かなどを知る。正常終了か異常終了かはメ
インＣＰＵがメインメモリのＣＣＷを見ることにより知
ることができる。これがＣＣＷ方式の動作制御要領であ
る。
第２図はレジスタｌ５ＴＲの内容を示し、ｂｌ。
ｂ２は上述のＣＣＷ実行完了、ＣＣＷ読取り完了を示す
ビットである。第３図はメインメモリ内のＣＣＷの構成
を示し、ステータスワードＳ’ＴＷ及びコマンドワード
ＣＭＷからなる。コマンド起動時はＳＴＷはオール０で
あり、コマンド実行後に各種ステータスが書込まれる。
ビットである。第３図はメインメモリ内のＣＣＷの構成
を示し、ステータスワードＳ’ＴＷ及びコマンドワード
ＣＭＷからなる。コマンド起動時はＳＴＷはオール０で
あり、コマンド実行後に各種ステータスが書込まれる。
第４図はｒｌｏからデータを受信する手順を示し、ＲＣ
はレシーブコマンｌ’、ＳＣはセンドコマンド、Ｃ１，
Ｃ２゜０１．０２の矢印は割込みを示す。レシーブコマ
ンドＲＣは、バッファを用意させ、データの受信を終了
した時その実行を完了するコマンドである。
はレシーブコマンｌ’、ＳＣはセンドコマンド、Ｃ１，
Ｃ２゜０１．０２の矢印は割込みを示す。レシーブコマ
ンドＲＣは、バッファを用意させ、データの受信を終了
した時その実行を完了するコマンドである。
Ｉｌｏからのデータ受信に当りメインＣＰＵＬ２ばレシ
ーブコマンドＲＣを発行し、チャネル１６は前述のよう
にＣＣＷを読んでその読取り完了を示す割込みＣ１を上
げ、これを受けてメインＣＰＵはチャネルにセンドコマ
ンドＳＣを発行し、これを受けてチャネルはＣＣＷ読取
り完了を示す割込みＣ２、続いてＣＣＷ実行完了を示す
割込み０２を上げる。上記のセンドコマンドＳＣにより
チャネルは入出力装置Ｉ１０に対してＲＥＡＤコマンド
を送出し、これを受けてＩｌｏは先ず肯定応答信号ＡＣ
Ｋを、次いでめられたデータＤＡＴＡを送出する。該デ
ータがメインＣＰＵへ転送されたときチャネルはＣＣＷ
実行完了を示す割込み０１を上げる。
ーブコマンドＲＣを発行し、チャネル１６は前述のよう
にＣＣＷを読んでその読取り完了を示す割込みＣ１を上
げ、これを受けてメインＣＰＵはチャネルにセンドコマ
ンドＳＣを発行し、これを受けてチャネルはＣＣＷ読取
り完了を示す割込みＣ２、続いてＣＣＷ実行完了を示す
割込み０２を上げる。上記のセンドコマンドＳＣにより
チャネルは入出力装置Ｉ１０に対してＲＥＡＤコマンド
を送出し、これを受けてＩｌｏは先ず肯定応答信号ＡＣ
Ｋを、次いでめられたデータＤＡＴＡを送出する。該デ
ータがメインＣＰＵへ転送されたときチャネルはＣＣＷ
実行完了を示す割込み０１を上げる。
ＣＣＷ方式では１つのコマンドに対してチャネルがＣＣ
Ｗ読取り完了及びＣＣＷ実行完了の２つの割込みを上げ
て処理が終結するが、Ｉｌｏからのデータ受信の場合は
変則的で、レシーブコマンドＲＣに対する割込みＣＩ、
０１は間にセンドコマンドＳＣに対する割込みＣ２，０
２が入り込んだ形になっている。即ちレシーブコマンド
ＲＣの実行終了の割込み０１が上る前にセンドコマンド
ＳＣの発行、及び実行があり、ＣＣＷが入れ子（ネスト
）になっている。そのため割込み０１が上ったとき第２
図の如き構成のＩ ＳＴＲを読んだだけではＲＣ，ＳＣ
どのコマンドに対する割込みか分らないので（０２の場
合はその直前に０２がありＣ１０のベア性が保たれてい
るので、Ｃ２に対応するものであろうと容易に推定でき
る）メインメモリ１２上の全てのｃｃｗ−ｔ−読んで調
べる必要がある。第６図はこの処理要領を示すフローチ
ャートで、メインＣＰＵはｌ５ＴＲを読取り、０か？即
ちＣＣＷ実行完了かをチェックし、イエスＹならＣＣＷ
を１番目から逐次読取り、今の割込みの前後でステータ
スワードＳＴＷが変化したか（＊１？で示す）をチェッ
クする。変化したＹならどのコマンドに対する実行終了
かが分る（＊２で示す）。しかしこれではＣＣＷを全部
チェックしてみなければならないという厄介さがある。
Ｗ読取り完了及びＣＣＷ実行完了の２つの割込みを上げ
て処理が終結するが、Ｉｌｏからのデータ受信の場合は
変則的で、レシーブコマンドＲＣに対する割込みＣＩ、
０１は間にセンドコマンドＳＣに対する割込みＣ２，０
２が入り込んだ形になっている。即ちレシーブコマンド
ＲＣの実行終了の割込み０１が上る前にセンドコマンド
ＳＣの発行、及び実行があり、ＣＣＷが入れ子（ネスト
）になっている。そのため割込み０１が上ったとき第２
図の如き構成のＩ ＳＴＲを読んだだけではＲＣ，ＳＣ
どのコマンドに対する割込みか分らないので（０２の場
合はその直前に０２がありＣ１０のベア性が保たれてい
るので、Ｃ２に対応するものであろうと容易に推定でき
る）メインメモリ１２上の全てのｃｃｗ−ｔ−読んで調
べる必要がある。第６図はこの処理要領を示すフローチ
ャートで、メインＣＰＵはｌ５ＴＲを読取り、０か？即
ちＣＣＷ実行完了かをチェックし、イエスＹならＣＣＷ
を１番目から逐次読取り、今の割込みの前後でステータ
スワードＳＴＷが変化したか（＊１？で示す）をチェッ
クする。変化したＹならどのコマンドに対する実行終了
かが分る（＊２で示す）。しかしこれではＣＣＷを全部
チェックしてみなければならないという厄介さがある。
発明の目的
本発明はか＼る点を改善し、ＣＣＷ方式のシステムでチ
ャネル力月１０からのデータを受信した場合に上げる割
込みに対する、メインＣＰＵにおける割込み処理の効率
を上げようとするものである。
ャネル力月１０からのデータを受信した場合に上げる割
込みに対する、メインＣＰＵにおける割込み処理の効率
を上げようとするものである。
発明の構成
本発明は共通バスに主中央処理装置、チャネルコマンド
ワードＣＣＷを格納した主記憶装置、およびチャネル装
置を接続し、副中央処理装置、コマンドレジスタ、割込
みステータスレジスタ等を備える該チャネル装置に入出
力装置を接続し、ＣＣＷ方式でデータ処理を行なうシス
テムにおける割込み制御方式において、該別込みステー
タスレジスタにレシーブコマンド実行完了ビットを設け
、チャネル装置からＣＣＷ実行完了割込みが上ったとき
主中央処理装置は該別込みステータスレジスタのレシー
ブコマンド実行完了ビットをチェックし、該ビットが立
っていることで、入出力装置に対するデータ受信を指示
するレシーブコマンドの実行が完了したことを知るよう
にしてなることを特徴とするが、次に第５図および第７
図に示す実施例を参照しながらこれを説明する。
ワードＣＣＷを格納した主記憶装置、およびチャネル装
置を接続し、副中央処理装置、コマンドレジスタ、割込
みステータスレジスタ等を備える該チャネル装置に入出
力装置を接続し、ＣＣＷ方式でデータ処理を行なうシス
テムにおける割込み制御方式において、該別込みステー
タスレジスタにレシーブコマンド実行完了ビットを設け
、チャネル装置からＣＣＷ実行完了割込みが上ったとき
主中央処理装置は該別込みステータスレジスタのレシー
ブコマンド実行完了ビットをチェックし、該ビットが立
っていることで、入出力装置に対するデータ受信を指示
するレシーブコマンドの実行が完了したことを知るよう
にしてなることを特徴とするが、次に第５図および第７
図に示す実施例を参照しながらこれを説明する。
発明の実施例
第５図に示すように本発明では割込みステータスレジス
タＩ ＳＴＲにレシーブコマンド実行完了を示すビット
ｂＯを付加した。このようにすれば第４図のＣＣＷ実行
完了割込み０１が上ったときメインＣＰＵ１２はメイン
メモリ１４上の全てのＣＣＷのステータスワードＳＴＷ
を調べなくても、レシーブコマンドＲＣに対する実行終
了割込みであることが割込みステータスレジスタＩ Ｓ
ＴＲを読んだだけで分る。第７図はこの処理要領を示す
フローチャートで、メインＣＰＵはＩ ＳＴＲを読み、
＊３？即ちレシーブコマンド実行終了ビ・ノドが立って
いるか？をチェックし、イエスＹならレシーブコマンド
の実行終了（＊５で示す）、１−Ｎなら今の割込みが上
る直前に出したコマンドの実行終了（＊４で示す）であ
る。
タＩ ＳＴＲにレシーブコマンド実行完了を示すビット
ｂＯを付加した。このようにすれば第４図のＣＣＷ実行
完了割込み０１が上ったときメインＣＰＵ１２はメイン
メモリ１４上の全てのＣＣＷのステータスワードＳＴＷ
を調べなくても、レシーブコマンドＲＣに対する実行終
了割込みであることが割込みステータスレジスタＩ Ｓ
ＴＲを読んだだけで分る。第７図はこの処理要領を示す
フローチャートで、メインＣＰＵはＩ ＳＴＲを読み、
＊３？即ちレシーブコマンド実行終了ビ・ノドが立って
いるか？をチェックし、イエスＹならレシーブコマンド
の実行終了（＊５で示す）、１−Ｎなら今の割込みが上
る直前に出したコマンドの実行終了（＊４で示す）であ
る。
発明の詳細
な説明したように本発明によれば割込みステータスレジ
スタに１ビツト追加するだけで、メインメモリの全ＣＣ
Ｗをチェックしなくてもレシーブコマンド実行完了を知
ることができ、割込みが上ったときのメインＣＰＵの処
理の複雑化が避けられ、ＣＰＵの負担が軽減して効率が
上る。
スタに１ビツト追加するだけで、メインメモリの全ＣＣ
Ｗをチェックしなくてもレシーブコマンド実行完了を知
ることができ、割込みが上ったときのメインＣＰＵの処
理の複雑化が避けられ、ＣＰＵの負担が軽減して効率が
上る。
第１図はＣＣＷ方式をとるデータ処理システムの概要を
示すブロック図、第２図はその割込みステータスレジス
タの内容を示す説明図、第３図はメインメモリ内ＣＣＷ
の構成を示す説明図、第４図はＩｌｏからのデータ受信
の手順を示すタイムチャート、第５図は本発明の割込み
ステータスレジスタの内容を示す説明図、第６図は従来
の割込み時ＣＰＵ処理要領を説明するフローチャート、
第７図は本発明における割込み時ＣＰＵ処理要領を説明
するフローチャートである。 図面で、１０は共通バス、１２は主中央処理装置、１４
は主記憶装置、１６はチャネル装置、サブＣＰＵは副中
央処理装置、ＣＭＤＲはコマンドレジスタ、Ｔ ＳＴＲ
は割込みステータスレジスタ、Ｉｌｏは入出力装置、ｂ
Ｏはレシーブコマンド実行完了ビット、ＲＣはレシーブ
コマンド、ＳＣはセンドコマンド、０１．’０２はＣＣ
Ｗ実行割込みである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第４区 ＪＳＴＩ？ 第６図 土 木２ 第７図 ×４＊５ 手続補正書（自発） 昭和５９年７月２０日 特許庁長官 志 賀 学 殿 １、事件の表示 囁ゝ 昭和５８年特許願第１０８６４３号 ２、発明の名称 割込み制御方式 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ ５、補正命令の日付 な し ６、補正によシ増加する発明の数 な し７、補正の対
象 明細書の発明の詳細な説明の欄 （１）明細書第２頁１０行〜１１行のｒＣＰＵ １６Ｊ
をｒＣＰＵ１２Ｊに補正する。
示すブロック図、第２図はその割込みステータスレジス
タの内容を示す説明図、第３図はメインメモリ内ＣＣＷ
の構成を示す説明図、第４図はＩｌｏからのデータ受信
の手順を示すタイムチャート、第５図は本発明の割込み
ステータスレジスタの内容を示す説明図、第６図は従来
の割込み時ＣＰＵ処理要領を説明するフローチャート、
第７図は本発明における割込み時ＣＰＵ処理要領を説明
するフローチャートである。 図面で、１０は共通バス、１２は主中央処理装置、１４
は主記憶装置、１６はチャネル装置、サブＣＰＵは副中
央処理装置、ＣＭＤＲはコマンドレジスタ、Ｔ ＳＴＲ
は割込みステータスレジスタ、Ｉｌｏは入出力装置、ｂ
Ｏはレシーブコマンド実行完了ビット、ＲＣはレシーブ
コマンド、ＳＣはセンドコマンド、０１．’０２はＣＣ
Ｗ実行割込みである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第４区 ＪＳＴＩ？ 第６図 土 木２ 第７図 ×４＊５ 手続補正書（自発） 昭和５９年７月２０日 特許庁長官 志 賀 学 殿 １、事件の表示 囁ゝ 昭和５８年特許願第１０８６４３号 ２、発明の名称 割込み制御方式 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ ５、補正命令の日付 な し ６、補正によシ増加する発明の数 な し７、補正の対
象 明細書の発明の詳細な説明の欄 （１）明細書第２頁１０行〜１１行のｒＣＰＵ １６Ｊ
をｒＣＰＵ１２Ｊに補正する。
Claims (1)
- 【特許請求の範囲】 共通バスに主中央処理装置、チャネルコマンドワードを
格納した主記憶装置、およびチャネル装置を接続し、該
チャネル装置はコマンドレジスタ及び割込みステータス
レジスタを備え、チャネルコマンドワード方式でデータ
処理を行なうシステムにおいて、 該別込みステータスレジスタにレシーブコマンド実行完
了ビットを設け、チャネル装置からチャネルコマンドワ
ード実行完了割込みが上ったとき主中央処理装置は該別
込みステータスレジスタのレシーブコマンド実行完了ビ
ットをチェックし、該ビットが立っていることで、該チ
ャネル装置のデータ受信を指示するレシーブコマンドの
実行が完了したことを知るようにしてなることを特徴と
する割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108643A JPS60553A (ja) | 1983-06-17 | 1983-06-17 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108643A JPS60553A (ja) | 1983-06-17 | 1983-06-17 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60553A true JPS60553A (ja) | 1985-01-05 |
Family
ID=14489997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108643A Pending JPS60553A (ja) | 1983-06-17 | 1983-06-17 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7480812B2 (en) | 2005-03-07 | 2009-01-20 | Fujitsu Limited | Microprocessor |
-
1983
- 1983-06-17 JP JP58108643A patent/JPS60553A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7480812B2 (en) | 2005-03-07 | 2009-01-20 | Fujitsu Limited | Microprocessor |
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