JPS6055313B2 - 文字印刷装置 - Google Patents

Description

【発明の詳細な説明】 本発明は文字印刷装置に関するもので、特に例えばド
ット・マトリクスの文字発生装置を使用して文字を印刷
する場合において同じ大きさの文字を行ピッチが異なる
状態て印刷する装置に関する。

同一の大きさの活字を使用して印刷するとき、行ピッ
チが異なると、各行の文字の上下スペース長が異なつて
くる。

これは、ドット・プリンタを使用して文字を印刷する場
合も同様てあり、同一大きさの文字を行ピッチの異なる
状態で印刷する場合、文字の上下の間隔をどの位空けて
おくか計算する必要がある。ドット・プリンタの場合に
は、この空間の大きさをドット・ラインのライン数で計
算しておく。 例えば、第１図イに示す如く、２．５４
ｃｍ（１対）あたり６行の文字を印刷する場合、即ち６
ＬＰＩで文字を印刷する場合、文字は縦１４ドットで印
刷され、その上下を５ドット数づつ空けるようにされる
。

そして横方向にはスペース分を含め１８ドットで印刷す
るようにされるので、結局６ＬＰで印刷する場合には１
文字は２４×１８ドットの大きさを持つている。しかし
、第１図口に示す如く、２．５４Ｃ７Ｒ（１対）あたり
８行の文字を印刷する場合、即ち８ＬＰＩで文字を印刷
する場合、文字そのものは、上記６ＬＰＩて印刷すると
きと同じく、縦１４ドットで印刷するが、その上下のス
ペースは、上を１ドット空け、下を３ドット空けること
になるので、結局縦の大きさは１８ドットと小さくなる
。それ故、６Ｌ．ＰＩで印刷する場合には、文字の上下
をそれぞれ５ドットづつ空けることをカウンタて計算し
、８Ｌ，ＰＩで印刷する場合には文字の上方を１ドット
、下方を３ドット空けることをカウンタで計算し、これ
に応じた制御を行なわなければならないので、カウンタ
機構や制御機構で複雑になる欠点がある。したがつて、
本発明はこれを改善した、このようなりウンタ機構を使
用しない文字印刷装置を提供することを目的とするもの
である。

このために本発明の文字印刷装置では、文字パターンを
格納したキャラクタ・ゼネレータと、文字コードに対応
する前記キャラクタ・ゼネレータ上の格納領域の先頭番
地を出力するアドレス変換テーブルと、印字すべき文字
コードに対応する前記先頭番地が一時的に記入される行
バッファ・メモリと、異なる行ピッチ毎に、１行を構成
する複数のスキャン●ラインの各々に対して、文字の上
下のスペース部分を構成するスキャン・ラインであるか
どうかを示すスペース・フラグ及び前記先頭番地を修飾
する相対アドレスが格納された印字制御メモリと行ピッ
チを指定する信号とスキャン・ライン数を計数するスキ
ャン・カウンタの内容とにより前記印字制御メモリに格
納されたスペース・フラグ及び相対アドレスをスキャン
・ライン毎に順次読み出すメモリ読出部と、各スキャン
・ラインについて読み出されたスペース・フラグを判定
し、そのスキャン・ラインが前記スペース部分を構成す
るときは前記キャラクタ・ゼネレータから出力された文
字パターンの送出を阻止するゲート部と、．読み出され
たスキャン●ラインの相対アドレスによつて前記行バッ
ファ・メモリからの先頭アドレスを修飾して前記キャラ
クタ・ゼネレータをアクセスするキャラクタ●ゼネレー
タ・アクセス部を具備したことを特徴とするものである
。以下本発明の一実施例を第２図乃至第４図にもとづき
説明する。

第２図は本発明の一実施例構成を示す回路であり、第３
図イはキャラクタ・ゼネレータに格納されている文字パ
タンの一例であり、第３図口は印一字制御メモリに格納
されているスペース●フラグ及び相対アドレスの一例で
あり、第４図は第２図に示す回路の動作説明図である。

図中、１はアドレス変換テーブル、２は行バッファ・メ
モリ、３は文字位置カウンタ、４はパタン先頭アドレス
●レジスタ、５はパタン相対アドレス・レジスタ、６は
加算器、７はキャラクタ・ゼネレータ、８はスペース●
フラグ●レジスタ、９はアンド回路、１０はパラレル・
シリアル変換レジスタ、１１は印字制御メモリ、１２は
加算器、１３はオフセット●レジスタ、１４はスキャン
・カウンタ、１５は印字制御メモリ選択信号発生器、１
６はカウンタである。なおパタン先頭アｌドレス●レジ
スタ牡パタン相対アドレス●レジスタ５、加算器６等に
よりキャラクタ・ゼネレータ・アクセス部２０を構成し
、スペース・フラグ・レジスタ８とアンド回路９等によ
りゲート部２１を構成し、加算器１２、オフセット・レ
ジスタ１３、スキャン・カウンタ１４、印字制御メモリ
選択信号発生器１５、カウンタ１６等によりメモリ読出
部２２が構成される。アドレス変換テーブル１は、文字
パタンが格納されているキャラクタ・ゼネレータ７部分
の先頭アドレスが文字コードに対応して格納されている
ものである。

したがつて、ＲＡョという文字の文字コードが伝達され
るとき、キャラクタ・ゼネレータ７内に格納されている
Ａという文字パタンの先頭アドレスが出力されるように
構成されている。いま、第３図イに示す如く、文字ＲＡ
ョの文字パタンは、キャラクタ・ゼネレータ７内におい
て、アドレスｎから始まる番地の領域に格納されている
ので、上記の如く、文字ＲＡョの文字コードが伝達され
ているとき、アドレス変換テーブル１からは上記先頭ア
ドレスｎが出力されるものである。印字制御メモリ１１
には、第３図口に示す如く、スペース・フラグ部及び相
対アドレス部が設けられる。

スペース・フラグ部には、そのアドレスのスキャン・ラ
インが空白部か否かを示すフラグが記入され、相対アド
レス部には、文字パタンのスキャン・ラインの順位を示
す数字が記入されている。そして印刷すべき行ピッチに
応じてスキャン・ライン数が決定されて、各スキャン・
ライン毎に上記各データが記入されている。そして、例
えば８１．ＰＩａ止ＰＩの２つの場合のみで印刷する場
合には、第３図口に示す如く、印字制御メモリ１１の内
部は、アドレス１８を境にして、２つの場合に区分され
ている。８１．ＰＩで印刷する場合には、一番上のスキ
ャン・ラインは空白であり、途中の１４本のスキャン・
ラインに文字パタンが存在し、下の３本のスキャン・ラ
インはまた空白である。

そして上記の如く、スキャン・ラインがスペース用のた
めに空．白である部分には、そのスペース・フラグ部に
論理ＲｌＪを記入し、他はＲＯョを記入する。したがつ
て、８１．ＰＩて印刷する場合には、最初のスキャン●
ラインにはスペース●フラグとして論理ｒ１ョを記入す
る。次に２番目のスキャン・ラインから１幡目のスキャ
ン・ラインまでにはスペース・フラグを立てず、１幡目
のスキャン・ラインから１８番目のスキャン・ラインに
は再びスペース・フラグＲｌＪを記入しておく。相対ア
ドレス部には、文字パタンの存在するスキャン・ライン
に対応して数ＲＯｊからＲｌ３ョまでを記入し、スペー
ス用の空白部分には任意の数字Ｒｘ．Ｊを記入しておく
。

また６１．ＰＩで印刷する場合には、最初の５本のスキ
ャン●ラインは空白であり、途中の１４本のスｉキヤン
・ラインに文字パタンが含まれ、下の５本のスキャン・
ラインはまた空白である。

したがつてこれらの空白部分のスペース・フラグ部には
論理ｒ１ョを記入し、他は論理ＲＯＪにする。しかしな
がら、相対アドレス部は、文字パタンの含ま，れるスキ
ャン・ラインでは数字ＲＯョからＲｌ３ョまでを記入し
、スペース用の空白部のスキャン・ラインでは、上記Ｒ
ｘＪを記入しておく。印字制御メモリ選択信号発生器１
５は、行ピッチ信号が伝達されたとき、その行ピッチ信
号に対．応する、印字制御メモリ１１内に格納されてい
る相対アドレス情報の先頭アドレスを発生するものであ
る。

したがつて８１．ＰＩて印刷する場合には、該印字制御
メモリ選択信号発生器１５から数字ＲＯＪが発生し、ま
た６Ｌ，ＰＩで印刷する場合にはＲｌ８Ｊが発生する。
次に本発明により第４図に示す文字例ＡＢＣＤを印刷す
る場合について説明する。

（１）８Ｌ．ＰＩて印刷する場合。

（第２図参照）図示省略した中央処理装置から、Ａ，Ｂ
，Ｃ，Ｄの各文字コードをアドレス変換テーブル１に伝
達する。

該アドレス変換テーブル１は、上記ＡＢＣＤの各文字パ
タンの格納されているキャラクタ・ゼネレータ７の各先
頭アドレスを行バッファ２に順次格納する。上記印字制
御メモリ選択信号発生器１５には８Ｌ，ＰＩで印刷する
旨の８ＬＰＩ指示信号が伝達されると、数字ＲＯョを発
生する。

したがつてオフセット・レジスタ１３にはＲＯョが格納
されている。まず、スキャン開始信号がスキャン・カウ
ンタ１４に印加されると、該スキャン・カウンタ１４は
行の開始でリセットされているので、数字ＲＯョを出力
しており、このときオフセット・レジスタ１３にもＲＯ
Ｊが格納されているため、加算器１２はＲＯョを出力す
る。

これにより上記印字制御メモリ１１のアドレスＲＯＪが
読出される。このとき該アドレスＲＯＪのスペースフラ
グ部には１１ョが記入されており、これがスペース・フ
ラグ・レジスタ８により判読され、該スペース・フラグ
・レジスタ８から論理ＲＯＪが出力され、アンド回路９
に印加されるので、該アンド回路９は非導通状態になり
、パラレル・シリアル変換レジスタ１０に出力信号を伝
達しない。したがつて図示省略したドット・プリンタに
は文字パタンは送出されないので、該ドット・プリンタ
は、第４図に示すＡＢＣＤの最初のスキャン部分である
空白部分を印刷した形になり、第１本目のスキャン・ラ
インの印刷が終了する。この第１スキャンの終了により
、スキャン●カウンタ１４、文字位置カウンタ３、及び
カウンタ１６にスキャン・ライン終了信号が伝達される
。

これによりスキャン・カウンタ１４は数字ＲｌＪが記入
される。しかしオフセット・レジスタ１３にはＲＯョが
記入されたままなので、加算器１２はＲＬを出力し、印
字制御メモリ１１のアドレス１に格納された情報を読出
す。該アドレス１には、スペース・フラグ部に論理ＲＯ
Ｊが記入され相対アドレス部に数字ＲＯＪが記入されて
いる。上記スペース・フラグ部に記入されたＲＯョは、
スペース・フラグ・レジスタ８により判読され、これに
より該スペース・フラグ・レジスタ８は論理１しを出力
してアンド回路９に伝達するのて該アンド回路９は導通
状態になる。また、文字位置カウンタ３は、上記スキャ
ン・ライン終了信号の伝達により、リセットされるので
、行バッファ・メモリ２に記入された情報を最初から読
出すことになる。

該行バッファ●メモリ２には最初にＡの文字パタンが格
納されているキャラクタ・ゼネレータ７のＡの文字パタ
ンの格納されている領域の先頭アドレスｎが記入されて
いる。したがつて、行バッファ・メモリ２から出力され
た、上記先頭アドレスｎがパタン先頭アドレス●レジス
タ４に記入され、また、パタン相対アドレス・レジスタ
５には、上記印字制御メモリ１１のアドレス１における
相対アドレス部に格納されている上記ＲＯョが記入され
ているので、加算器６は上記ｎを出力し、結局、キャラ
クタ・ゼネレータ７のアドレスｎが読出され、該アドレ
スｎの情報がアンド回路９を経由してパラレル・シリア
ル変換レジスタ１０に伝送される。そして該情報はシリ
アル情報に変換されて、ドット・プリンタに対するビデ
オ信号となり、第４図に示す如き、１文字スキャンが終
了する。この１文字スキャンが終了すると、上記文字；
位置カウンタ３に１文字スキャン終了信号がドット・プ
リンタから伝達され、該文字位置カウンタ３は＋１する
。

そして今度は行バッファ・メモリ２の２番目に格納され
ているＢの先頭アドレスがパタン先頭アドレス・レジス
タ４に格２納される。このとき、パタン相対アドレス・
レジスタ５には、上記の如く、ＲＯＪが記入されたまま
であるから、加算器６からは上記Ｂの先頭アドレスが出
力することになり、かくして、、キャラクタ・ゼネレー
タ７からＢの文字こパタンの最初のスキャン●ラインの
データが読出され、アンド回路９及びパラレル・シリア
ル変換レジスタ１０を経由してドット・プリンタに伝達
され、Ｂの１文字スキャンが終了する。

かくして再び文字位置カウンタ２が＋１され壬て今度は
、行バッファ●プリンタ２の３番目に格納されているＣ
の先頭アドレスが読出されて印刷が行なわれ、同様にし
て最後に格納されたＤに関する印刷が行なわれる。該Ｄ
に関する印刷が終了すれば、再びスキャン・ライン終了
信ク号がドット・プリンタから、文字位置カウンタ３及
びスキャン・カウンタ１４に伝達される。これにより上
記文字位置カウンタ３はリセットされるので、行バッフ
ァ・メモリ２は、再び最初のＡの先頭アドレスｎが出力
され、パタン先頭アドレス●レジスタ４には上記Ａの先
頭アドレスｎが記入される。またスキャン・カウンタ１
４は上記スキャン・ライン終了信号により＋１されてＲ
２ョを出力する。

したがつて加算器１２はＲ２Ｊを出力し、印字制御メモ
ｌ川１のアドレス２に格納された情報を読出す。このと
きスペース・フラグ部には論理ＲＯョが記入されている
ので、上記の場合と同様に、アンド回路９は導通状態に
なる。また上記アドレス２の相対アドレス部には数字Ｒ
ｌＪが記入されており、このＲｌＪがパタン相対アドレ
ス●レジスタ５に記入されることになる。これにより、
加算６は、上記パタン先頭アドレス・レジスタ４に記入
されている上記Ａの先頭アドレスｎに、上記パタン相対
アドレス●レジスタ５に記入された１しを加算し、ｎ＋
１を出力する。

そして第３図イに示す如き、アドレスｎ＋１に格納され
た文字パタンがキャラクタ・ゼネレータ７から読出され
る。このようにして各文字Ａ，Ｂ，Ｃ，Ｄに関する文字
パタンが順次読出されて、印刷が行なわれたあとで、ス
キャン・カウンタ１４が１５を計数出力すると加算器１
２もこの１５を出力することになる。

しかしながら、印字制御メモｌ川１のアドレス１５に格
納されたスペース・フラグ部には論理ＲｌＪが記入され
ているので、上記の如く、アンド回路９は非導通状態に
なり、再びドット・プリンタは空白部を印刷する形にな
る。そして１スキャン・ラインの終了まで上記ドット・
プリンタがスキャンすれば、再びスキャン・カウンタ１
４は＋１されて１６を出力し、同様にして、印字制御メ
モリ１１のアドレス１７までドット・プリンタは、実際
に印刷することなく、スキャンする。かくして、上記ア
ドレス１７まで、ドット・プリンタがスキャンを完了す
れば、１行の印刷が完了したことになる。

そしてあらかじめ、上記印字制御メモリ選択信号発生器
１５からの出力によりカウンタ１６には囮円で印刷する
ことに応じてスキャン・ライン数１８にプリセットされ
ている。そしてこのカウンタ１６が例えば減算してゆき
、スキャン・ライン数１８を計数したとき行終了信号を
出力する。この行終了信号がスキャン・カウンタ１４に
伝達されて、スキャン・カウンタ１４はリセットされる
。同時にこの行終了信号は中央処理装置に伝達され、第
２行目に印刷すべき文字コードをアドレス変換テーブル
に送出してくる。このようにして８Ｌ，ＰＩによる印刷
を行なうことができる。

（２）６ＬＰＩで印刷する場合。

（第２図参照）この場合、印字制御メモリ選択信号発生
器１５は、６１．ＰＩで印刷する旨の６Ｌ，ＰＩ指示信
号が印加され、Ｒｌ８ョを出力する。したがつてオフセ
ット・レジスタ１３にはＲｌ８Ｊが格納されている。上
記（１）の場合と同様に、図示省略した中央処理装置か
らＡ，Ｂ，Ｃ，Ｄの各文字コードがアドレス変換テーブ
ル１に伝達され、行バッファ２に上記各文字に対する文
字パタンの先頭アドレスが順次格納される。

スキャン開始信号が、スキャン●カウンタ１４に印加さ
れると、該スキャン・カウンタ１４は、上記（１）と同
様に数ＲＯョを出力するが、オフセット・レジスタ１３
にはＲｌ８Ｊが格納されているため、加算器１２はＲｌ
８Ｊを出力する。

これにより上記印字制御メモｌ川１のアドレス１８が読
出される。このとき該アドレス１８のスペース・フラグ
部には論理ＲｌＪが記入されているので、スペース●フ
ラグ●レジスタ８の出力は論理ＲＯＪとなり、該論理Ｒ
ＯＪがアンド回路９に伝達されといるので、該アンド回
路９は非導通状態となる。したがつて、ドット・プリン
タには文字パタンが送出されないので、該ドット・プリ
ンタは最初のスキャン部分てある空白部分を印刷した形
になり、１スキャン・ラインだけ移動する。

これによりスキャン・カウンタ１４、文字位置カウンタ
３及びカウンタ１６にスキャン・ライン終了信号が伝達
され上記スキャン・カウンタ１４は数ＲｌＪが計数され
る。このため、加算器１２はＲｌ９Ｊを出力するが上記
印字制御メモリ１１のアドレス１９におけるスペース・
フラグ部にも論理ＲｌＪが記入されているので同様なス
キャンが行なわれる。

このようにして印字制御メモリ１１のアドレス２２まで
の５スキャン・ラインは全く印字が行なわれない。だが
、このスキャンを終了したとき、スキャン・カウンタ１
４にはＲ５Ｊが記入され、今度は加算器１２からＲ２３
Ｊが出力されるので、印字制御メモリ１１のアドレス２
３が読出される。該アドレス２３には、スペース・フラ
グ部に論理ＲＯＪが記入され、相対アドレス部に数字Ｒ
ＯＪが記入されている。したがつて、上記スペース・フ
ラグ部に記入された論理ＲＯＪにより、スペース・フラ
グ・レジスタ８は論理ＲｌＪを出力してアンド回路９に
伝達するので、該アンド回路９は導通状態になる。この
とき、パタン相対アドレス・レジスタ５には、上論相対
アドレス部に記入されていた数字ＲＯＪが記入されてい
るが、行バッファ・メモリ２に格納されたＡの先頭アド
レスｎがパタン●先頭アドレス●レジスタ４に記入され
ているので、結局加算器６から上記Ａの先頭アドレスｎ
が出力され、これによりキャラクタ・ゼネレータ７のア
ドレスｎに格納されている文字パタンが読出される。こ
の文字パタンはアンド回路９及びパラレル・シリアル変
換回路１０を経由してビデオ信号となり、ドット・プリ
ンタに伝達される。そして、あとは、上記（１）の場合
と同様にして印刷を行なうことになる。

３）アンダー・ラインを印刷する場合。

（第５図参照）文字にアンダー・ラインを付して印刷す
るときは、中央処理装置からアンダー・ライン付加指示
があり、これが行バッファ・レジスタ２のアンダー・ラ
イン指示メモリ部２″に記入される。また、アンダー・
ラインを印刷する場合には、第５図口に示す如く、印字
制御メモリ１１″に、スペース・フラグ部及び相対アド
レス部の外に、更にアンダー・フラグ部を設け、アンダ
ー・ラインを印刷すべきアドレスに論理ＲｌＪを記入し
ておく。

アンダー・ラインを付加する文字を印刷する場合、その
指示が行バッファ・レジスタ２のアンダー・ライン指示
メモリ部２″より読出されて、第５図イに示す如く、ア
ンド回路１８に論理ｒ１ョが伝達され、該アンド回路１
８は導通状態になる。

そして、印字制御メモリ１「のアドレス１６が読出され
たとき、そのアンダー・ライン・フラグ部に記入された
論理ｒ１ョが、アンダー・ライン・フラグ・レジスタ１
７に読出され、これにより該アンダー・ライン・フラグ
・レジスタ１７は論理ＲＬを出力する。

このとき、上記の如く、アンド回路１８は導通状態にあ
るので、このアンダー●ライン●フラグ●レジスタ１７
から送出される論理ＲＬはオア回路１９、及びパラレル
・シリアル変換レジスタ１０を経由してドット・プリン
タに伝達される。そしてドット・プリンタはこの連続し
た論理ＲｌＪにもとづき、アンダー・ラインを印刷する
ことになる。以上説明した如く、本発明によれば、印字
制御メモリにスペース・フラグを設け、その指示にもと
づき空白部分を判断できるので、行ピッチが異なる状態
で印刷する場合に、非常に簡単に印刷を行なうことが可
能になる。

しかも、この印字制御メモリにアンダー・ライン・フラ
グ部を設けることにより、アンダー・ラインを印刷する
こともきわめて容易に行なうことができる。なお、第２
図図示のように、前記実施例では印刷制御メモリ１１の
読出しを、スキャンカウンタ１４とカウンタ１６とを用
いて説明したが、１個のカウンタだけでもこの読出しを
行うことができる。

すなわち、スキャン・カウンタ１４に行ピッチ信号によ
り、たとえば８１．ＰＩの場合１−１８ョ、６ＬＰＩの
場合１−２４Ｊを夫々プリセットするようになし、他方
、オフセットレジスタ１３には８１．ＰＩの場合Ｒｌ８
ョ、６Ｌ，Ｐ■の場合Ｒ４２ョを夫々セットするように
なし、更に前記スキャン・カウンタ１４を計数値がＲＯ
Ｊとなるとき行終了信号を発生するようになせば、カウ
ンタ１６を必要としなくなる。

【図面の簡単な説明】

第１図イ及び口はそれぞれ同一の大きさの文字を異なる
行ピッチにより印刷する場合の説明図、第２図は本発明
の一実施例構成を示す回路図、第３図イはキャラクタ・
ゼネレータに格納されている文字パタンの一例を示すも
の、第３図口は印字制御メモリに格納されているスペー
ス●フラグ及び相対アドレスの一例を示すものであり、
第４図は第２図に示す回路の動作説明図、第５図イはア
ンダー・ラインを印刷するための本発明を回路図であり
、第５図口はアンダー・ラインを印刷する場合に使用す
る印学制御メモリの一例をそれぞれ示すものである。 図中、１はアドレス変換テーブル、２は行バッファ・メ
モリ、２″はアンダー・ライン指示メモリ部、３は文字
位置カウンタ、４はパタン先頭アドレス●レジスタ、５
はパタン相対アドレス●レジスタ、６は加算器、７はキ
ャラクタ●ゼネレｉ夕、８はスペース・フラグ・レジス
タ、９はアンド回路、１０はパラレル・シリアル変換レ
ジスタ、１１，１「は印字制御メモリ、１２は加算器、
１３はオフセット・レジスタ、１４はスキャン・カウン
タ、１５は印字制御メモリ選択信号発生器、１６はカウ
ンタ、１７はアンダー・ライン・フラグ・レジスタ、１
８はアンド回路、１９はオア回路、２０はキャラクタ・
ゼネレータ・アクセス部、２１はゲート部、２２はメモ
リ読出部をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 文字パターンを格納したキャラクタ・ゼネレータと
   、文字コードに対応する前記キャラクタ・ゼネレータ上
   の格納領域の先頭番地を出力するアドレス変換テーブル
   と、印字すべき文字コードに対応する前記先頭番地が一
   時的に記入される行バッファ・メモリと、異なる行ピッ
   チ毎に、１行を構成する複数のスキャン・ラインの各々
   に対して、文字の上下のスペース部分を構成するスキャ
   ン・ラインであるかどうかを示すスペース・フラグ及び
   前記先頭番地を修飾する相対アドレスが格納された印字
   制御メモリと、行ピッチを指定する信号とスキャン・ラ
   イン数を計数するスキャン・カウンタの内容とにより前
   記印字制御メモリに格納されたスペース・フラグ及び相
   対アドレスをスキャン・ライン毎に順次読み出すメモリ
   読出部と、各スキャン・ラインについて読み出されたス
   ペース・フラグを判定し、そのスキャン・ラインが前記
   スペース部分を構成するときは前記キャラクタ・ゼネレ
   ータから出力された文字パターンの送出を阻止するゲー
   ト部と、読み出されたスキャン・ラインの相対アドレス
   によつて前記行バッファ・メモリからの先頭アドレスを
   修飾して前記キャラクタ・ゼネレータをアクセスするキ
   ャラクタ・ゼネレータ・アクセス部を具備したことを特
   徴とする文字印刷装置。