JPS6054706B2 - デイジタル関数発生器 - Google Patents
デイジタル関数発生器Info
- Publication number
- JPS6054706B2 JPS6054706B2 JP53015051A JP1505178A JPS6054706B2 JP S6054706 B2 JPS6054706 B2 JP S6054706B2 JP 53015051 A JP53015051 A JP 53015051A JP 1505178 A JP1505178 A JP 1505178A JP S6054706 B2 JPS6054706 B2 JP S6054706B2
- Authority
- JP
- Japan
- Prior art keywords
- counting means
- output
- counter
- variable coefficient
- coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0353—Reduction of table size by using symmetrical properties of the function, e.g. using most significant bits for quadrant control
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Control Of Position Or Direction (AREA)
- Electrophonic Musical Instruments (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は、改良されたディジタル関数発生器、特にパ
ルス幅被変調正弦波・余弦波発生器に関するものである
。
ルス幅被変調正弦波・余弦波発生器に関するものである
。
数値制御の分野では、レゾルバおよびインダクトシン（
ＩｎｄｕｃｔＯｓｙＴｌ）帰還器は互に９００離れた２
つの正弦波を必要とする。
ＩｎｄｕｃｔＯｓｙＴｌ）帰還器は互に９００離れた２
つの正弦波を必要とする。
これらの正弦波はもちろん精巧な装置で発生させること
ができるが、正確に９０な離れた関係を維持するための
最も簡単な方法は一定のクロック周波数でドライブされ
るカウンタから導出された波形を使うことである。しか
しながら、周知のように、方形波は高調波分が多いので
相当ろ波する必要がある。従つて、ろ波の必要性を少な
くするには、不所望な奇数高調波、特に第３、第５、第
７の高調波を除去ないし抑圧することが有用てある。ア
メリカ合衆国、マサチユセツツ州、ボストン所在のカー
ナーズ（Ｃａｈｎｅｒｓ）出版社から１９７１年１月１
５日に発行されたＥＤＮに掲載されたピー・ダブリユ・
コツシ（Ｐ．Ｗ．ＫＯｅｔｓｃｈ）氏著の論文゜゜高調
波中和法による静止形インバータの重畳およびコストの
低減゛には、パルス幅変調技術を利用して方形波出力の
奇数高調波を抑圧するための技術が述べられている。
ができるが、正確に９０な離れた関係を維持するための
最も簡単な方法は一定のクロック周波数でドライブされ
るカウンタから導出された波形を使うことである。しか
しながら、周知のように、方形波は高調波分が多いので
相当ろ波する必要がある。従つて、ろ波の必要性を少な
くするには、不所望な奇数高調波、特に第３、第５、第
７の高調波を除去ないし抑圧することが有用てある。ア
メリカ合衆国、マサチユセツツ州、ボストン所在のカー
ナーズ（Ｃａｈｎｅｒｓ）出版社から１９７１年１月１
５日に発行されたＥＤＮに掲載されたピー・ダブリユ・
コツシ（Ｐ．Ｗ．ＫＯｅｔｓｃｈ）氏著の論文゜゜高調
波中和法による静止形インバータの重畳およびコストの
低減゛には、パルス幅変調技術を利用して方形波出力の
奇数高調波を抑圧するための技術が述べられている。
この論文に述べられている静止形インバータは、スイッ
チング・モードで．動作する際、奇数高調波を含む方形
波出力を発生する。基本分だけが重要であつたので、パ
ルス幅技術はやつかいな高調波を除去するのに利用され
た。この技術では、スイッチオンおよびスイッチオフは
安定な発振器と減算カウンタを使用するこ９とによつて
可変時間幅の方形波出力パルスを生じるように制御され
る。この発明の目的は、同様なスイッチング原理に基づ
いて改良されたディジタル関数発生器を提供することで
ある。
チング・モードで．動作する際、奇数高調波を含む方形
波出力を発生する。基本分だけが重要であつたので、パ
ルス幅技術はやつかいな高調波を除去するのに利用され
た。この技術では、スイッチオンおよびスイッチオフは
安定な発振器と減算カウンタを使用するこ９とによつて
可変時間幅の方形波出力パルスを生じるように制御され
る。この発明の目的は、同様なスイッチング原理に基づ
いて改良されたディジタル関数発生器を提供することで
ある。
パルス幅変調によつて正弦波と余弦波を導出するために
、複数の下位桁ビットおよび１つの最上位桁出力ビット
から成る複数の状態を有する計数手段と、前記下位桁ビ
ットを受けるための複数個のアドレス入力端子を有する
と共に複数のプログラムされた出力ビットを有し、これ
ら複数のプログラムされた出力ビットのうちの２つが正
弦波半サイクル（ＳＩＮＨＣ）および余弦波半サイクル
（ＣＯＳＨＣ）を作りそして残りのプログラムされた出
力ビットが係数を作る読出し専門メモリイ（ＲＯＭ）手
段と、このＲＯＭ手段からの前記係数出力を受けるよう
に接続された複数個の入力端子を有し、かつ状態終了信
号（ＥＯＳＴ）を前記計数ｊ手段へ供給するための可変
係数計数手段と、前記計数手段および前記可変係数計数
手段へ接続された時限動作手段と、前記最上位桁出力ビ
ットおよび前記ＳＩＮＨＣ出力ビット、前記ＣＯＳＨＣ
出力ビットを受け、それぞれパルス幅が変調された正弦
波・および余弦波を提供するための代数論理演算を行な
い、前記正弦波、前記余弦波の被変調幅がそれぞれ前記
計数手段の状態の持続時間の関数であるようにする論理
手段と、を備え、これにより前記可変係数計数手段がそ
の計数容量一杯まで計数し・た時前記状態終了信号ＥＯ
ＳＴが前記計数手段へ送られそして前記可変係数計数手
段が作動され、その後前記計数手段は次のＲＯＭアドレ
スおよび次のプログラムされたＲＯＭ係数出力を供給す
るための次の状態へ進み、前記計数手段の先行状態から
のＲＯＭ係数出力が今や前記可変係数計数手段のための
次の係数になるディジタル関数発生器。
、複数の下位桁ビットおよび１つの最上位桁出力ビット
から成る複数の状態を有する計数手段と、前記下位桁ビ
ットを受けるための複数個のアドレス入力端子を有する
と共に複数のプログラムされた出力ビットを有し、これ
ら複数のプログラムされた出力ビットのうちの２つが正
弦波半サイクル（ＳＩＮＨＣ）および余弦波半サイクル
（ＣＯＳＨＣ）を作りそして残りのプログラムされた出
力ビットが係数を作る読出し専門メモリイ（ＲＯＭ）手
段と、このＲＯＭ手段からの前記係数出力を受けるよう
に接続された複数個の入力端子を有し、かつ状態終了信
号（ＥＯＳＴ）を前記計数ｊ手段へ供給するための可変
係数計数手段と、前記計数手段および前記可変係数計数
手段へ接続された時限動作手段と、前記最上位桁出力ビ
ットおよび前記ＳＩＮＨＣ出力ビット、前記ＣＯＳＨＣ
出力ビットを受け、それぞれパルス幅が変調された正弦
波・および余弦波を提供するための代数論理演算を行な
い、前記正弦波、前記余弦波の被変調幅がそれぞれ前記
計数手段の状態の持続時間の関数であるようにする論理
手段と、を備え、これにより前記可変係数計数手段がそ
の計数容量一杯まで計数し・た時前記状態終了信号ＥＯ
ＳＴが前記計数手段へ送られそして前記可変係数計数手
段が作動され、その後前記計数手段は次のＲＯＭアドレ
スおよび次のプログラムされたＲＯＭ係数出力を供給す
るための次の状態へ進み、前記計数手段の先行状態から
のＲＯＭ係数出力が今や前記可変係数計数手段のための
次の係数になるディジタル関数発生器。
この発明の一実施例によれば、関数発生器は正弦波およ
び余弦波を生じるために使用される。読出し専門メモリ
イ（ＲＯＭ）はカウンタの係数を制御するために使用さ
れる。第１の計数手段は、最上位桁ビット以外の全部の
ビット出力でＲＯＭのアドレスを決める。ＲＯＭはプロ
グラムされた出力を有し、この出力のうちの２つが正弦
波半サイクルと余弦波半サイクルの出力（論理値“１゛
ど゜０゛）であり、残りのプログラムされた出力は可変
係数カウンタへ印加される。この可変係数カウンタが計
数容量一杯まで計数した時、この可変係数カウンタは状
態終了信号を第１の計数手段へ送ることができる。この
状態終了信号は第１の係数手段を次の状態へ進め、ＲＯ
Ｍをして可変係数カウンタのための新しい係数を今や有
するようにさせる。可変係数カウンタは、作動される時
、第１の計数手段の先行状態からの係数であるＲＯＭ出
力を受ける。従つて、第１の計数手段の状態の持続時間
は、ＲＯＭの正弦波半サイクルと余弦波半サイクルの出
力中の論理値“１゛と゜゜０゛の持続時間を決める。
び余弦波を生じるために使用される。読出し専門メモリ
イ（ＲＯＭ）はカウンタの係数を制御するために使用さ
れる。第１の計数手段は、最上位桁ビット以外の全部の
ビット出力でＲＯＭのアドレスを決める。ＲＯＭはプロ
グラムされた出力を有し、この出力のうちの２つが正弦
波半サイクルと余弦波半サイクルの出力（論理値“１゛
ど゜０゛）であり、残りのプログラムされた出力は可変
係数カウンタへ印加される。この可変係数カウンタが計
数容量一杯まで計数した時、この可変係数カウンタは状
態終了信号を第１の計数手段へ送ることができる。この
状態終了信号は第１の係数手段を次の状態へ進め、ＲＯ
Ｍをして可変係数カウンタのための新しい係数を今や有
するようにさせる。可変係数カウンタは、作動される時
、第１の計数手段の先行状態からの係数であるＲＯＭ出
力を受ける。従つて、第１の計数手段の状態の持続時間
は、ＲＯＭの正弦波半サイクルと余弦波半サイクルの出
力中の論理値“１゛と゜゜０゛の持続時間を決める。
第１の計数手段の最上位桁ビット並びにＲＯＭの正弦波
半サイクルと余弦波半サイクルの出力の論理値゜“１゛
ど０゛は、パルス幅が変調された正弦波と余弦波を導出
するために、プール代数論理演算を行なうための回路手
段へ印加される。ＲＯＭは所望のパルス幅のパターンを
提供するようにプログラムされる。
半サイクルと余弦波半サイクルの出力の論理値゜“１゛
ど０゛は、パルス幅が変調された正弦波と余弦波を導出
するために、プール代数論理演算を行なうための回路手
段へ印加される。ＲＯＭは所望のパルス幅のパターンを
提供するようにプログラムされる。
もしこのパターンを変えて或る種の高調波を除去ないし
最少にすることが望まれるならば、これはＲＯＭを別な
ＲＯＭ（所望のデータを含む）で置換することだけで達
成できる。この発明は、添付図面に示した一実施例につ
いての以下の説明からもつと簡単に明らかとなるだろう
。
最少にすることが望まれるならば、これはＲＯＭを別な
ＲＯＭ（所望のデータを含む）で置換することだけで達
成できる。この発明は、添付図面に示した一実施例につ
いての以下の説明からもつと簡単に明らかとなるだろう
。
第１図は、この発明に係るディジタル関数発生器の望ま
しい一実施例であるパルス幅被変調正弦波・余弦波発生
器１０を示す。
しい一実施例であるパルス幅被変調正弦波・余弦波発生
器１０を示す。
このパルス幅被変調正弦波・余弦波発生器は、（ａ）正
弦方形波ＳＩＮＳＯＷｌ（ｂ）パルス幅被変調正弦波Ｐ
ＷＭＳｌＮおよび（Ｃ）パルス幅被変調余弦波ＰＷＭＣ
ＯＳをディジタル的に発生する。これらの波形は、互に
９０を離れた２つの正弦波を効率良く発生させる必要が
ある多くの用途に使用できる。このパルス幅被変調正弦
波・余弦波発生器は、こ）ては、回転制御トランス（Ｒ
ＣＴ）１２のための励磁手段として示される。
弦方形波ＳＩＮＳＯＷｌ（ｂ）パルス幅被変調正弦波Ｐ
ＷＭＳｌＮおよび（Ｃ）パルス幅被変調余弦波ＰＷＭＣ
ＯＳをディジタル的に発生する。これらの波形は、互に
９０を離れた２つの正弦波を効率良く発生させる必要が
ある多くの用途に使用できる。このパルス幅被変調正弦
波・余弦波発生器は、こ）ては、回転制御トランス（Ｒ
ＣＴ）１２のための励磁手段として示される。
ＲＣＴｌ２の固定子巻線Ｓｌ，Ｓ３とＳ２，Ｓ４を励磁
するには２つの正弦波が必要である。これらの正弦波は
互に９００離れていなければならない。高い精度で直角
関係が維持されることが重要てある。回転子巻線Ｒｌ，
Ｒ２から取り出されるＲＣＴｌ２の出力は、回転子の回
転変位φの関数としての交流信号てある。（数値制御に
ＲＣＴｌ２を使用する時正弦方形波ＳＩＮＳＯＷは他の
部品との同期をとるためのマークとして使用される。）
パルス幅被変調正弦波・余弦波発生器１０は、２個の２
進４ビット同期カウンタ１４および１６、読出し専門メ
モリイ（ＲＯＭ）１８、ノットゲート２０、排他的オア
ゲート２２および２４、可変係数カウンタ２６、並びに
ドライブ回路）（ＤＲ）２８，３０および３２を備える
。
するには２つの正弦波が必要である。これらの正弦波は
互に９００離れていなければならない。高い精度で直角
関係が維持されることが重要てある。回転子巻線Ｒｌ，
Ｒ２から取り出されるＲＣＴｌ２の出力は、回転子の回
転変位φの関数としての交流信号てある。（数値制御に
ＲＣＴｌ２を使用する時正弦方形波ＳＩＮＳＯＷは他の
部品との同期をとるためのマークとして使用される。）
パルス幅被変調正弦波・余弦波発生器１０は、２個の２
進４ビット同期カウンタ１４および１６、読出し専門メ
モリイ（ＲＯＭ）１８、ノットゲート２０、排他的オア
ゲート２２および２４、可変係数カウンタ２６、並びに
ドライブ回路）（ＤＲ）２８，３０および３２を備える
。
ＲＯＭｌ８は、第２Ａおよび第２Ｂ図に示された出力Ｑ
１〜Ｑ８を有するように、プログラムされる。
１〜Ｑ８を有するように、プログラムされる。
同期カウンタ１４および１６はＲＯＭｌ８のアドレスＡ
。−Ａ４を制御する。同期カウンタ１４はＲＯＭｌ８を
１６の状態００−０Ｆ′（第２Ａ図）にアドレス付ける
。状態じの終りに同期カウンタ１６への桁上げ入力（Ｃ
Ｉ）がある。ＲＯＭｌ８は、その八アドレス入力端子に
゛１゛を受け、かつ１０〜１Ｆに遂次アドレス付けられ
る。第２Ａ図のラインＮＯ．ＯＯを一見すれば分るよう
に、１６進コードＥ９は１１１０，１００１すなわち出
力Ｑ８・・・・・・・・・９；α・・・・・・Ｑ１であ
る。数２３の２進数は０１０１１１であり、従つてこの
数の２の補数は１０１００１であつてＲＯＭ出力Ｑ６〜
Ｑ１である。このＲＯＭ出力は可変係数カウンタ２６へ
読込まれて係数になる。同期カウンタ１４および１６並
びに可変係数カウンタ２６は４ＭＨｚのクロックパルス
て時限動作される。数２３は、可変係数カウンタ２６が
計数しなければならない４ＭＨｚパルスの数である。可
変係数カウンタ２６は、その内容が全部゜゜１゛になる
まで、計数し続ける。全部“゜１゛になつた時、状態終
了信号ＥＯＳＴが同期カウンタ１４へ送られる（この状
態終了信号ＥＯＳＴはまた可変係数カウンタ２６を作動
させる）。同期カウンタ１４４が状態終了信号ＥＯＳＴ
を受けて次の状態になる時、上述した次の状態はＲＯＭ
ｌ８の次のアドレスへ入れられるので、ＲＯＭｌ８は新
しい係数を可変係数カウンタ２６へ出力する。新しい係
数は、可変係数カウンタ２６が作動される（ＬＤ）まで
この可変係数カウンタ２６へ読込まれない。この状態は
、可変係数カウンタ２６が全部“１゛まで計数し続けそ
して他の状態終了信号ＥＯＳＴが同期カウンタ１４４へ
送られるまで、維持される。再ひ第２Ａおよび２Ｂ図を
参照すれば、ＲＯＭｌ８の出力Ｑ７，Ｑ８はそれぞれ正
弦波半サイクル、余弦波半サイクルである。
。−Ａ４を制御する。同期カウンタ１４はＲＯＭｌ８を
１６の状態００−０Ｆ′（第２Ａ図）にアドレス付ける
。状態じの終りに同期カウンタ１６への桁上げ入力（Ｃ
Ｉ）がある。ＲＯＭｌ８は、その八アドレス入力端子に
゛１゛を受け、かつ１０〜１Ｆに遂次アドレス付けられ
る。第２Ａ図のラインＮＯ．ＯＯを一見すれば分るよう
に、１６進コードＥ９は１１１０，１００１すなわち出
力Ｑ８・・・・・・・・・９；α・・・・・・Ｑ１であ
る。数２３の２進数は０１０１１１であり、従つてこの
数の２の補数は１０１００１であつてＲＯＭ出力Ｑ６〜
Ｑ１である。このＲＯＭ出力は可変係数カウンタ２６へ
読込まれて係数になる。同期カウンタ１４および１６並
びに可変係数カウンタ２６は４ＭＨｚのクロックパルス
て時限動作される。数２３は、可変係数カウンタ２６が
計数しなければならない４ＭＨｚパルスの数である。可
変係数カウンタ２６は、その内容が全部゜゜１゛になる
まで、計数し続ける。全部“゜１゛になつた時、状態終
了信号ＥＯＳＴが同期カウンタ１４へ送られる（この状
態終了信号ＥＯＳＴはまた可変係数カウンタ２６を作動
させる）。同期カウンタ１４４が状態終了信号ＥＯＳＴ
を受けて次の状態になる時、上述した次の状態はＲＯＭ
ｌ８の次のアドレスへ入れられるので、ＲＯＭｌ８は新
しい係数を可変係数カウンタ２６へ出力する。新しい係
数は、可変係数カウンタ２６が作動される（ＬＤ）まで
この可変係数カウンタ２６へ読込まれない。この状態は
、可変係数カウンタ２６が全部“１゛まで計数し続けそ
して他の状態終了信号ＥＯＳＴが同期カウンタ１４４へ
送られるまで、維持される。再ひ第２Ａおよび２Ｂ図を
参照すれば、ＲＯＭｌ８の出力Ｑ７，Ｑ８はそれぞれ正
弦波半サイクル、余弦波半サイクルである。
同期カウンタ１４は１６の係数を有する。
当業者にはよく分つているように、カウンタ（レジスタ
も同様）は係数の整数倍だけ違う数を区別できない。し
かしながら、説明を簡単にするために、カウンタの第２
シーケンスは１６〜３２に由来し、第３のシーケンスは
３２〜４８に由来し、以下同様であるが、実際のカウン
タはそれ自体何回も何回も反復動作するにすぎない。第
１図および第３図を参照すれば、正弦方形波ＳＩＮＳＱ
Ｗは下記のようにして発生される。
も同様）は係数の整数倍だけ違う数を区別できない。し
かしながら、説明を簡単にするために、カウンタの第２
シーケンスは１６〜３２に由来し、第３のシーケンスは
３２〜４８に由来し、以下同様であるが、実際のカウン
タはそれ自体何回も何回も反復動作するにすぎない。第
１図および第３図を参照すれば、正弦方形波ＳＩＮＳＱ
Ｗは下記のようにして発生される。
同期カウンタ１６の出力Ｑ２がノットゲート２０へ印加
されるので、このの論理状態の反転がドライブ回路２８
へゲートされる。同期カウンタ１６の出力Ｑ１およびＱ
２ぱ“０゛てあるとしよう。同期カウンタ１４は１６ま
で計数し続けると８ＫＨｚの桁上け入力（ＣＩ）パルス
を同期カウンタ１６へ送り、この同期カウンタ１６の出
力Ｑ１は“１゛に変えられる（Ｑ２はまだ゜゜０゛であ
る）。同期カウンタ１６の出力Ｑ１はＲＯＭｌ８ヘアド
レス八として印加される。同期カウンタ１４は、第２シ
ーケンス１６〜３２を開始する。全部が゛゜１゛になる
時、同期カウンタ１４はＣＩを同期カウンタ１６へ送り
、これによりＱ１を“０゛にそしてＱ２を゜゜１゛に変
える。同期カウンタ１４は、今や３２〜４８を計数し、
かつＣＩを同期カウンタ１６へ送つてＱ１を゜゜１゛に
変える（Ｑ２ぱ“１゛のままである）。同期カウンタ１
４は４８〜６４を計数してＣＩを同期カウンタ１６へ送
る。出力Ｑ１は“゜１゛から４４０ｙ４変りそして出力
Ｑ２も６４１９９から４６０廿、変る。要するに、出力
Ｑ２は、同期カウンタ１４の２つの訃数シーケンスの間
“０５゛であり、そして次の２つの計数シーケンスの間
“゜Ｆ゛であつた。これらの論理状態はノットゲート２
０で反転されてからドライブ回路２８へ印加され、ＳＩ
ＮＳＱＷを供給する。
されるので、このの論理状態の反転がドライブ回路２８
へゲートされる。同期カウンタ１６の出力Ｑ１およびＱ
２ぱ“０゛てあるとしよう。同期カウンタ１４は１６ま
で計数し続けると８ＫＨｚの桁上け入力（ＣＩ）パルス
を同期カウンタ１６へ送り、この同期カウンタ１６の出
力Ｑ１は“１゛に変えられる（Ｑ２はまだ゜゜０゛であ
る）。同期カウンタ１６の出力Ｑ１はＲＯＭｌ８ヘアド
レス八として印加される。同期カウンタ１４は、第２シ
ーケンス１６〜３２を開始する。全部が゛゜１゛になる
時、同期カウンタ１４はＣＩを同期カウンタ１６へ送り
、これによりＱ１を“０゛にそしてＱ２を゜゜１゛に変
える。同期カウンタ１４は、今や３２〜４８を計数し、
かつＣＩを同期カウンタ１６へ送つてＱ１を゜゜１゛に
変える（Ｑ２ぱ“１゛のままである）。同期カウンタ１
４は４８〜６４を計数してＣＩを同期カウンタ１６へ送
る。出力Ｑ１は“゜１゛から４４０ｙ４変りそして出力
Ｑ２も６４１９９から４６０廿、変る。要するに、出力
Ｑ２は、同期カウンタ１４の２つの訃数シーケンスの間
“０５゛であり、そして次の２つの計数シーケンスの間
“゜Ｆ゛であつた。これらの論理状態はノットゲート２
０で反転されてからドライブ回路２８へ印加され、ＳＩ
ＮＳＱＷを供給する。
正弦波半サイクルＳＩＮＨＣと余弦波半サイクルＣＯＳ
ＦＩＣは事実上同じやり方で発生されるので、前者だけ
を説明する。
ＦＩＣは事実上同じやり方で発生されるので、前者だけ
を説明する。
ＳＩＮＨＣはＲＯＭｌ８の出力９である。第２Ａおよび
２Ｂ図から分るように、出力Ｑ８は所定のシーケンスで
“゜１゛から４６０９９５変る。ＳＩＮＨＣの発生を明
らかにするために、下記の表を呈示する。
２Ｂ図から分るように、出力Ｑ８は所定のシーケンスで
“゜１゛から４６０９９５変る。ＳＩＮＨＣの発生を明
らかにするために、下記の表を呈示する。
同期カウンタ１４および１６がライン１Ｆ（第２Ｂ図）
にあるとすれば、ＲＯＭｌ８が今出している出力Ｑ１〜
Ｑ６は４１であり、可変係数カウンタ２６は係数４６を
有し、かつＳＩＮＨＣぱ“１゛てある。
にあるとすれば、ＲＯＭｌ８が今出している出力Ｑ１〜
Ｑ６は４１であり、可変係数カウンタ２６は係数４６を
有し、かつＳＩＮＨＣぱ“１゛てある。
可変係数カウンタ２６が４５のパルスを計数する時、状
態終了信号ＥＯＳＴは同期カウンタ１４へ送られるので
、この同期カウンタ１４は次のラインＯト、進む。状態
終了信号ＥＯＳＴが読込み信号ＬＤとして可変係数カウ
ンタ２６へも送られかつ先のＲＯＭ状態Ｑ１〜Ｑ６すな
わち４１が今や可変係数カウンタ２６へ読込まれるので
、これは可変係数カウンタ２６のための新しい係数２３
を決定する。同期カウンタ１４が次のライン００へ進む
時、ＲＯＭｌ８は新しいアドレスＡ。−Ａ４を受けかつ
新しい出力Ｑ，〜Ｑ６（これはまた４１である）を送る
準備をする。可変係数カウンタ２６は２鍮のパルスを計
数し、状態終了信号ＥＯＳＴは同期カウンタ１４へ送ら
れる。ライン０１ではＲＯＭｌ８が今出している出力Ｑ
１〜ＱＦが２９てあり、可変係数カウンタ２６はＲＯＭ
ｌ８から出力４１を受ける。可変係数カウンタ２６が２
３個のパルスを計数する時、状態終了信号ＥＯＳＴは同
期カウンタ１４へ送られてこの同期カウンタ１４を次の
ライン０２へ進め、そして可変係数カウンタ２６はＲＯ
Ｍ出力２９を受ける。ＲＯＭは状態Ｑ１〜Ｑ６＝３２を
有する。可変係数カウンタ２６は３陥のパルスを計数す
ると状態終了信号ＥＯＳＴを同期カウンタ１４へ送つて
ライン０３へ進ませる。今までに起つたことを要約すれ
ば、ライン００から０１まで可変係数カウンタ２６は４
帽のパルス（２３＋２３）を計数し、そしてＳＩＮＨＣ
ぱ“１゛のま）であつた。
態終了信号ＥＯＳＴは同期カウンタ１４へ送られるので
、この同期カウンタ１４は次のラインＯト、進む。状態
終了信号ＥＯＳＴが読込み信号ＬＤとして可変係数カウ
ンタ２６へも送られかつ先のＲＯＭ状態Ｑ１〜Ｑ６すな
わち４１が今や可変係数カウンタ２６へ読込まれるので
、これは可変係数カウンタ２６のための新しい係数２３
を決定する。同期カウンタ１４が次のライン００へ進む
時、ＲＯＭｌ８は新しいアドレスＡ。−Ａ４を受けかつ
新しい出力Ｑ，〜Ｑ６（これはまた４１である）を送る
準備をする。可変係数カウンタ２６は２鍮のパルスを計
数し、状態終了信号ＥＯＳＴは同期カウンタ１４へ送ら
れる。ライン０１ではＲＯＭｌ８が今出している出力Ｑ
１〜ＱＦが２９てあり、可変係数カウンタ２６はＲＯＭ
ｌ８から出力４１を受ける。可変係数カウンタ２６が２
３個のパルスを計数する時、状態終了信号ＥＯＳＴは同
期カウンタ１４へ送られてこの同期カウンタ１４を次の
ライン０２へ進め、そして可変係数カウンタ２６はＲＯ
Ｍ出力２９を受ける。ＲＯＭは状態Ｑ１〜Ｑ６＝３２を
有する。可変係数カウンタ２６は３陥のパルスを計数す
ると状態終了信号ＥＯＳＴを同期カウンタ１４へ送つて
ライン０３へ進ませる。今までに起つたことを要約すれ
ば、ライン００から０１まで可変係数カウンタ２６は４
帽のパルス（２３＋２３）を計数し、そしてＳＩＮＨＣ
ぱ“１゛のま）であつた。
ライン０２で可変係数カウンタ２６は３５まで計数し、
、そしてＳＩＮＨＣぱ゜０゛である。これは第３図に示
され、ＳＩＮＨＣは４部計数の間゜“１゛であるが次の
３５計数の間“゜０゛である。ライン０３および０４に
おいて、可変係数カウンタ２６は６４個のパルス（３２
＋３２）を計数し、そしてＳＩＮＨＣは６４ｒ′である
。
、そしてＳＩＮＨＣぱ゜０゛である。これは第３図に示
され、ＳＩＮＨＣは４部計数の間゜“１゛であるが次の
３５計数の間“゜０゛である。ライン０３および０４に
おいて、可変係数カウンタ２６は６４個のパルス（３２
＋３２）を計数し、そしてＳＩＮＨＣは６４ｒ′である
。
ライン０５では可変係数カウンタ２６は２睡のパルスを
計数し、そしてＳＩＮＨＣぱ゛０゛である。ライン０６
〜０８の間可変係数カウンタ２６は９撫のパルス（４９
＋１４＋３２）を計数し、そしてＳＩＮＨＣぱ“１゛で
ある。ライン０９では可変係数カウンタ２６は１４個の
パルスを計数し、ＳＩＮＨＣぱ゜０゛である。これらの
計数期間並びにＳＩＮＨＣおよびＣＯＳＨＣの論理状態
は第３図に示される。なお、第３図は半サイクルすなわ
ち１０００Ｔの状態を示す。 ゛先に仮定し
たように、同期カウンタ１６の出力Ｑ２は計数１〜３２
の間“０゛であるが計数３２〜６４の間“１゛である。
出力Ｑ２が゜゜０゛の時、排他的オアゲート２２および
２４は他方の入力すなわちＳＩＮＨＣまたはＣＯＳＨＣ
が″Ｆ′の時だけ′６Ｆ′出力を有する。出力Ｑ２が゛
゜１゛の時、排他的オアゲートは他方の入力が゜“０゛
の時だけ“１゛出力を有する。このようにして排他的オ
アゲートは第４図に示すパルス幅被変調正弦波ＰＷＭＳ
ＩＮおよびパルス幅被変調余弦波ＰＸＶＭＣＯＳを生じ
る。
計数し、そしてＳＩＮＨＣぱ゛０゛である。ライン０６
〜０８の間可変係数カウンタ２６は９撫のパルス（４９
＋１４＋３２）を計数し、そしてＳＩＮＨＣぱ“１゛で
ある。ライン０９では可変係数カウンタ２６は１４個の
パルスを計数し、ＳＩＮＨＣぱ゜０゛である。これらの
計数期間並びにＳＩＮＨＣおよびＣＯＳＨＣの論理状態
は第３図に示される。なお、第３図は半サイクルすなわ
ち１０００Ｔの状態を示す。 ゛先に仮定し
たように、同期カウンタ１６の出力Ｑ２は計数１〜３２
の間“０゛であるが計数３２〜６４の間“１゛である。
出力Ｑ２が゜゜０゛の時、排他的オアゲート２２および
２４は他方の入力すなわちＳＩＮＨＣまたはＣＯＳＨＣ
が″Ｆ′の時だけ′６Ｆ′出力を有する。出力Ｑ２が゛
゜１゛の時、排他的オアゲートは他方の入力が゜“０゛
の時だけ“１゛出力を有する。このようにして排他的オ
アゲートは第４図に示すパルス幅被変調正弦波ＰＷＭＳ
ＩＮおよびパルス幅被変調余弦波ＰＸＶＭＣＯＳを生じ
る。
パルス幅のパターンは数学的解析で決められる。
要するに、同期カウンタ１４，１６は３２の状態を有す
る、すなわち係数３２カウンタである。
る、すなわち係数３２カウンタである。
可変係数カウンタ２６は４ＭＨｚのクロックパルス毎に
状態を変える。可変係数カウンタ２６の状態終了信号は
、１クロックパルスと等しいパルス幅を有し、かつ次の
クロックパルスで可変係数カウンタ２６をプリセットす
るためにＲＯＭで生じられた数をゲートするのに使われ
る。可変係数カウンタ２６がプリセットされると同時に
状態終了信号ＥＯＳＴは係数３２カウンタを次の状態へ
進める。ＲＯＭｌ８は、ルックアップ●テーブル（１０
０ｋｕｐ．．ｔａｂＩｅ）として作用し、可変係数カウ
ンタ２６をプリセットするための適当な数（係数）を選
ひ従つて係数３２カウンタの次の状態の持続時間（４Ｍ
Ｈｚのクロックパルスによる）を決める。
状態を変える。可変係数カウンタ２６の状態終了信号は
、１クロックパルスと等しいパルス幅を有し、かつ次の
クロックパルスで可変係数カウンタ２６をプリセットす
るためにＲＯＭで生じられた数をゲートするのに使われ
る。可変係数カウンタ２６がプリセットされると同時に
状態終了信号ＥＯＳＴは係数３２カウンタを次の状態へ
進める。ＲＯＭｌ８は、ルックアップ●テーブル（１０
０ｋｕｐ．．ｔａｂＩｅ）として作用し、可変係数カウ
ンタ２６をプリセットするための適当な数（係数）を選
ひ従つて係数３２カウンタの次の状態の持続時間（４Ｍ
Ｈｚのクロックパルスによる）を決める。
係数３２カウンタ１４，１６の各状態が所望のパルス幅
すなわち持続時間を有するようにもしＲＯＭがプログラ
ムされるならば、係数３２カウンタは所望のパルス幅被
変調余弦波ＰＷＭＳＩＮおよびパルス幅被変調余弦波Ｐ
ＷＭＣＯＳを発生できる。実例では設計を簡単にするた
めに、係数３２カウンタの最長持続時間は６４個のクロ
ックパルスに保持される。パルス幅をもつと長くする必
要がある場合には、正しい持続時間が得られれるまで或
は全部で３２の状態が使用されるまで、もしくは両者が
同時に満足されるまで、係数３２カウンタ１４，１６の
状態は次々に使用される。ＲＯＭｌ８の第２の機能は、
係数３２カウンタの下位５ビットを復号することおよび
係数３２カウンタ１４，１６の特定状態中ＰＷＭＳＩＮ
およびＰＷＭＣＯＳのための所望の論理状態（゜“１゛
または“０゛）を出力することである。
すなわち持続時間を有するようにもしＲＯＭがプログラ
ムされるならば、係数３２カウンタは所望のパルス幅被
変調余弦波ＰＷＭＳＩＮおよびパルス幅被変調余弦波Ｐ
ＷＭＣＯＳを発生できる。実例では設計を簡単にするた
めに、係数３２カウンタの最長持続時間は６４個のクロ
ックパルスに保持される。パルス幅をもつと長くする必
要がある場合には、正しい持続時間が得られれるまで或
は全部で３２の状態が使用されるまで、もしくは両者が
同時に満足されるまで、係数３２カウンタ１４，１６の
状態は次々に使用される。ＲＯＭｌ８の第２の機能は、
係数３２カウンタの下位５ビットを復号することおよび
係数３２カウンタ１４，１６の特定状態中ＰＷＭＳＩＮ
およびＰＷＭＣＯＳのための所望の論理状態（゜“１゛
または“０゛）を出力することである。
正弦と余弦の対称性のために、半サイクルだけがコード
化され、そして係数３２カウンタ１４，１６の最最上位
桁ビット（ＳＩＮＳＱＷ）は第２の半サイクルの間反復
するコード化された状態を補足して所望のＰＷＭＳＩＮ
およびＰＷＭＣＯＳを生じるために一対の排他的オアゲ
ートによつて利用される。パルス幅被変調正弦波・余弦
波発生器のＲＯＭ制御の使用は、不連続な論理状態を復
号するために、最少の回路装置の利用を可能にするが、
それでもパルス波形のパターンを選ぶに当つて大巾な融
通性を提供する。
化され、そして係数３２カウンタ１４，１６の最最上位
桁ビット（ＳＩＮＳＱＷ）は第２の半サイクルの間反復
するコード化された状態を補足して所望のＰＷＭＳＩＮ
およびＰＷＭＣＯＳを生じるために一対の排他的オアゲ
ートによつて利用される。パルス幅被変調正弦波・余弦
波発生器のＲＯＭ制御の使用は、不連続な論理状態を復
号するために、最少の回路装置の利用を可能にするが、
それでもパルス波形のパターンを選ぶに当つて大巾な融
通性を提供する。
ＰＷＭＳＩＮおよびＰＷＭＣＯＳの高調波分は、搬送周
波数の或る種の高調波を最少にして異なつたレゾルバ形
機器の特定の利得一帯域幅特性に適応するように調整さ
れることができる。
波数の或る種の高調波を最少にして異なつたレゾルバ形
機器の特定の利得一帯域幅特性に適応するように調整さ
れることができる。
これは、搬送Ｌ周波数の半サイクル中不連続なパルスの
パルス幅すなわち持続時間を変えることにより、達成で
きる。このパルス幅の標準化は、ＲＯＭｌ８を、要請さ
れた係数出力を含む他のＲＯＭて単に置換するだけで、
達成される。門図面の簡単な説明 第１図はこの発明の一実施例てあるパルス幅被変調正弦
波・余弦波発生器のブロック図、第２Ａおよび２Ｂ図は
可変係数を提供するために第１図中のＲＯＭがどのよう
にプログラムされるかを示）す図、第３図および第４図
はパルス幅被変調正弦波・余弦波発生器の動作を説明す
るための波形図である。
パルス幅すなわち持続時間を変えることにより、達成で
きる。このパルス幅の標準化は、ＲＯＭｌ８を、要請さ
れた係数出力を含む他のＲＯＭて単に置換するだけで、
達成される。門図面の簡単な説明 第１図はこの発明の一実施例てあるパルス幅被変調正弦
波・余弦波発生器のブロック図、第２Ａおよび２Ｂ図は
可変係数を提供するために第１図中のＲＯＭがどのよう
にプログラムされるかを示）す図、第３図および第４図
はパルス幅被変調正弦波・余弦波発生器の動作を説明す
るための波形図である。
１０はパルス幅被変調正弦波・余弦波発生器、１４およ
び１６は同期カウンタ、１８はＲＯＭｌ２２および２４
は排他的オアゲート、２６は可変係数カウンタである。
び１６は同期カウンタ、１８はＲＯＭｌ２２および２４
は排他的オアゲート、２６は可変係数カウンタである。
Claims (1)
- 【特許請求の範囲】 １ パルス幅変調によつて正弦波と余弦波を導出するた
めに、複数の下位桁ビット及び１つの最上位桁出力ビッ
トから成る複数の状態を有する計数手段と、前記下位桁
ビットを受けるための複数個のアドレス入力端子を有す
ると共に複数のプログラムされた出力ビットを有し、こ
れら複数のプログラムされた出力ビットのうちの２つが
正弦波半サイクル（ＳＩＮＨＣ）および余弦波半サイク
ル（ＣＯＳＨＣ）を作りそして残りのプログラムされた
出力ビットが係数を作る読出し専門メモリイ（ＲＯＭ）
手段と、このＲＯＭ手段からの前記係数出力を受けるよ
うに接続された複数個の入力端子を有し、かつ状態終了
信号（ＥＯＳＴ）を前記計数手段へ供給するための可変
係数計数手段と、前記可変係数計数手段へ接続された時
限動作手段と、前記最上位桁出力ビットおよび前記ＳＩ
ＮＨＣ出力ビット、前記ＣＯＳＨＣ出力ビットを受け、
それぞれパルス幅が変調された正弦波および余弦波を提
供するための代数論理演算を行ない、前記正弦波、前記
余弦波の被変調幅がそれぞれ前記計数手段の状態の持続
時間の関数であるようにする論理手段と、を備え、 これにより前記可変係数計数手段がその計数容量一杯ま
で計数した時、前記状態終了信号ＥＯＳＴが前記計数手
段へ送られて、この計数手段を歩進させ、更に前記ＥＯ
ＳＴが前記可変係数計数手段に係数をプリセットするデ
ィジタル関数発生器。 ２ 論理手段が一対の排他的オアゲートを含み、各排他
的オアゲートが一入力として最上位桁出力ビットをそし
て他入力としてそれぞれＳＩＮＨＣ出力ビット、ＣＯＳ
ＨＣ出力ビットを有する特許請求の範囲第１項記載のデ
ィジタル関数発生器。 ３ 計数手段が３２係数カウンタであり、そして時限動
作手段が４ＭＨｚのクロックパルスである特許請求の範
囲第１項記載のディジタル関数発生器。 ４ 計数手段は第１および第２の４ビット同期カウンタ
であり、前記第１の同期カウンタは状態終了信号ＥＯＳ
Ｔを受けかつ桁上げ入力信号（ＣＩ）を前記第２の同期
カウンタへ送り、前記第２の同期カウンタの１ビット出
力が複数の下位桁ビットのうちの１つであり、前記第２
の同期カウンタの他のビット出力が最上位桁出力ビット
である特許請求の範囲第１項記載のディジタル関数発生
器。 ５ 可変係数計数手段は最大６４までの状態を計数する
容量を有し、そして正弦波および余弦波のためのより長
いパルス幅持続時間は計数手段の次々の状態を使用する
ことによつて得られる特許請求の範囲第１項記載のディ
ジタル関数発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US768130 | 1977-02-14 | ||
| US05/768,130 US4095275A (en) | 1977-02-14 | 1977-02-14 | Pulse width modulated sine cosine generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5399845A JPS5399845A (en) | 1978-08-31 |
| JPS6054706B2 true JPS6054706B2 (ja) | 1985-12-02 |
Family
ID=25081621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53015051A Expired JPS6054706B2 (ja) | 1977-02-14 | 1978-02-14 | デイジタル関数発生器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4095275A (ja) |
| JP (1) | JPS6054706B2 (ja) |
| BE (1) | BE863946A (ja) |
| DE (1) | DE2806137A1 (ja) |
| FR (1) | FR2380672A1 (ja) |
| GB (1) | GB1569048A (ja) |
| IT (1) | IT1093278B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4348734A (en) * | 1980-07-10 | 1982-09-07 | Reliance Electric Company | Converter by stored switching pattern |
| DE19621086C2 (de) * | 1996-05-24 | 1998-12-10 | Andreas Grimm Engineering Elek | Funktionsgenerator |
| US8594174B2 (en) * | 2008-04-10 | 2013-11-26 | Nxp B.V. | Rotating pulse-width modulator |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3633017A (en) * | 1970-01-07 | 1972-01-04 | Sperry Rand Corp | Digital waveform generator |
| US3676655A (en) * | 1970-07-31 | 1972-07-11 | Chandler Evans Inc | Digital function generator for two independent variables with interpolation |
| US3657657A (en) * | 1970-08-03 | 1972-04-18 | William T Jefferson | Digital sine wave generator |
| GB1351308A (en) * | 1971-08-18 | 1974-04-24 | Ferranti Ltd | Data processing |
| US3739374A (en) * | 1971-08-27 | 1973-06-12 | Mandrel Industries | Digital sweep generator for generating analog signals |
| US3727037A (en) * | 1971-08-27 | 1973-04-10 | A Zorn | Variable increment digital function generator |
| US3980874A (en) * | 1975-05-09 | 1976-09-14 | Burroughs Corporation | Binary to modulo M translation |
| GB1496571A (en) * | 1975-12-24 | 1977-12-30 | Ferranti Ltd | Digital function generation |
-
1977
- 1977-02-14 US US05/768,130 patent/US4095275A/en not_active Expired - Lifetime
-
1978
- 1978-02-08 GB GB5048/78A patent/GB1569048A/en not_active Expired
- 1978-02-10 IT IT20150/78A patent/IT1093278B/it active
- 1978-02-13 FR FR7804015A patent/FR2380672A1/fr active Granted
- 1978-02-14 DE DE19782806137 patent/DE2806137A1/de active Granted
- 1978-02-14 BE BE185157A patent/BE863946A/xx not_active IP Right Cessation
- 1978-02-14 JP JP53015051A patent/JPS6054706B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5399845A (en) | 1978-08-31 |
| GB1569048A (en) | 1980-06-11 |
| FR2380672A1 (fr) | 1978-09-08 |
| IT1093278B (it) | 1985-07-19 |
| BE863946A (fr) | 1978-08-14 |
| US4095275A (en) | 1978-06-13 |
| IT7820150A0 (it) | 1978-02-10 |
| FR2380672B1 (ja) | 1984-02-10 |
| DE2806137A1 (de) | 1978-08-17 |
| DE2806137C2 (ja) | 1988-01-28 |
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