JPS63503511A - 多相インバータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多相インバータ回路 本発明は、前取て決められた持続時間の連続する制御パルスによって制動可能な 、それぞれの相ストランＦに対するパルスインバータ回路と、制御パルスの前取 て決められたパルス幅シーケンスに対するパルス幅データが記憶されているメそ ′りと、相互に位相がすれたパルス列の形の制御パルスを発生する制御回路とを 備え、上記パルス列において前取て決められたパルス繰り返し周期を有する制御 パルスが連続しかつパルス幅が記ｔｌされたパルス幅データによって決められる パルス幅シーケンスに相応して変化しかつ周期的に繰り返される、直流電圧から 複数の相互に位相のずれた交流電圧を発生する多相インバータ回路、殊に１次側 の交流電圧から＠流電圧を発生するようにした多相コンバータ回路に関する。

この形式の従来のインバータ回路およびコンバータ回路は、表メモＶｔ有してお り、そこには少なくとも、相スト２ンＶのうち唯一の相ストランドの交流電圧の 半周期に対するパルス幅データが記憶きれている。パルス幅データをパルス繰り 返し周期に相応するクロック周波数で読み出ｊ制御回路は、！ＩＪ御ａＪ能な時 間発生ｉまたはタイマーを用いて上記の、１つの相ストランｒのパルスインバー タ回路に対して、この相ストランドの投入接続持続時間を制御する制御パルスを 発生する。残りの相ストランドのパルスインバータ回路に対する制御パルスは、 シフトレジスタチェーン回路または類似のものを介して位相シフトされて第１の 制御パルス列から発生されかつパルスインバータ回路に供給される。

制御回路および表メモリをプログラム制御されるマイクロプロセッサまたはマイ クロコントローラの形で実現することが望まれる。表メモリにパルス列のそれぞ れに対するパルス幅データを記憶しかつ近似的に並列に処理すべきとき、複数の 制御パルス列を実時間作動で同時に発生するには、比較的容量の太きｂマイクロ プロセッサを使用することが前提になる。

本発明の課題は、マイクロプロセッサまたはマイクロコントローラを用いて、個 々の相ストランドのパルスインバータ回路の？１ｉ１１御のために必要な、パル ス幅制御される制御パルスを、その計算速度が低いおよび／または処理可能なデ ータのビット流幅が比較的小さいとぎでも、実時間作動において並列に発生する ことができるようにした多相インバータ回路および例えは多相コンバータ回路を 提供することである。

この課題は本発明によれは、メモリがパルス幅データを、それぞれが、パルスイ ンバータ回路の制御のために同時に発生すべき、全部の相ストランドの制御パル スの論理レベルに関する情報を含んでいるデータ語の形において記憶し、かつ制 御回路が上記データ語を、前取て決められたパルス繰り返し周期より小さな語繰 り返し周期でもって連続的に、上記メモリから読み出しかつその都度読み出され たデータ語の情報に相応して制御パルスを並列に発生するようにしたことによっ て解決される。マイクロプロセッサまたはマイクロコントローラとして構成され ている制御回路はその制御パルス出力側に、連続する語繰り返し周期内におりて その都度信号を発生し、該信号の論理レベルがその都度最後にメモリから読み出 されたデータ語における情報に相応する。制御回路は、例えば出力側の７リツプ ７０ツブまたはそのようなものを用いて、次のデータ語の読み出しまでレベルを 保持する。従って制御パルスレベルは連続的に読み出されるデータ語に相応して 実時間作動において同時に更新される。読み出し作動を制御するために、比較的 パワーの小さいマイクロプロセッサまたはマイクロコントローラで十分である。

有利な実施例において、データ語それぞれのビット桁数は、相互に位相がずら芒 れて発生されるべき制御パルス列の数と同じかまたはそれよりも多い。この場合 側々の列の制御パルスの論理レベルは、データ語のそれぞれ対応するビット桁か らのｔＦ［によって確定されている。この手段によってコード変換は省略され、 かつデータ語の個々のビット桁の情報は直接制御パルス出力側に供給することが できる。

語繰り返し周期を変化することにより、多相交流電圧の周波数を変化することが できる。シーケンスの全部のパルスにおいてパルス幅を比例変化することにより 、多相交流電圧の振幅は変化する。殊に周波数の変化を容易にするために１メモ リはパルス幅シーケンスのそれぞれの制御パルスに対して同じ、前取て決められ た数のデータ語を記憶する。周波数と関連した振幅の変化は、制御回路が、パル ス幅シーケンスの前取て決められた数のデータ語の直接前または直接後に付加的 な、制御パルスの列を決めるデータ語を発生するようにすれば、実現される。付 加的に発生されるデータ語は、記憶されたデータ語によって決められるパルス幅 シーケンスの前および後でその都度論理レベル情報、従ってパルス群の相互の時 間間隔を補填する。このことは、発生される多相交流電圧の基本周波数の低減に 相応する。しかしパルスインバータ回路によって発生される交流電圧はパルス電 圧の時間的な平均値にも依存しているので、同時に発生される交流電圧の振幅が 低減はれる。このことは、６相交流モータの作動のためには殊に′ｘ要である。

というのは交流電圧周波数の低減によって交流電圧振幅も零に低下するからであ る。

有利には、付加的なデータ語の論理レベル情報はそれぞれ、パルス幅シーケンス の直接隣接する、記憶式れたデータ語の論理レベル清報に相応し、その結果パル スはシーケンス内に１例えばサイリスタによって動作するパルスインバータ回路 の制御の際障害を来すおそれがある付加的な論理レベル移行は発生しない。

次に本発明を図面を用いて詳細に説明する。その際：第１ａ図および第１ｂ図は 、パルスインバータ回路を説明するための信号波形図であり、 第２図は、多相コンバータ回路のブロック回路図であり、 第３図ａないしｎは、第２図のコンバータ回路の動作を説明するだめの信号波形 図である。

パルスインバータ回路は公知でありかつ以下に本発明を理解するにあたり必要で ある限りにおいてのみ説明する。第１ａ図に示すように、パルスインバータ回路 は直流電圧から、発生すべき交流電圧Ｕのそれぞれの半周期内において前以て決 められたパルス幅シーケンスに相応して変化する前以て決められたパルス幅τを 有する直流電圧パルスＵの列を発生する。直流電圧パルスＵは、例えば前縁また は後縁の間隔または隣接する直流電圧パルスＵの中心間隔によっても決まってく るパルス列局期Ｔで連続発生する。パルスインバータ回路は、直流電圧パルスを 少なくとも近似的に正弦波状の電圧Ｕに平滑化する積分手段を含んでおり、かつ それは直流電圧パルスの極性をその都度半周期毎に交代させる極性変換回路を含 んでいる。

パルス幅シーケンスのパルス幅τは、表メモリに記憶されている。第１ｂ図が示 し′Ｃいるように、パルス繰り返し周期Ｔの変化によって、このことは発生され る交流電圧Ｕの基本周波数の変化に相応するのだが、直流電圧パルスＵの相互間 隔を変化することができる。

パルス繰り返し周期Ｔの変化によって直流電圧パルスの振幅の時間平均値も変化 するので、同時に交流電圧Ｕの振幅も変化する。これに応じてパルス幅τの変化 によって同様発生される交流電圧Ｕの振幅も変化する。

第１ｂ図は、破線で示された直流電圧パルスＵ“に相応して直流電圧パルスが変 化する際に生じる発生される交流電圧Ｕ　を破線で示している。

第２図は、直流電圧中間回路１およびマイクロプロセッサまたはマイクロコント ローラとして構成されている、共通の制御回路９によって制御されかつ３相交流 負荷１１、例えば６相交流モータに給ｔｊる３つのパルスインバータ回路３，５ ．７を有する多相コンバータ回路を示して込る。直流電圧中間回路１はその入力 側１３が、１次側の交流電圧源に接続されておりかつ整流器回路１５を有してい る。整流器回路の出力側には平滑コンデンサ１７が接続されている。平滑コンデ ンｔ１７は、パルスインバータ回路３，５．７によって直流電圧パルスに変換さ れる直流電圧を発生する。

直流電圧パルスのパルス幅に応じて、既述のように、ストランド負荷、例えばモ ータ巻線に実質的に正弦波状に変化するストランＰ交泥電流が生じる。

第２図は、多相コンバータ回路を示している。この回路は、直流電圧電源が使用 できるときは、多相インバータ回路として駆動することができる。その場合直流 電圧中間回路１は省略することができる。直流電圧中間回路に代わって直流電流 中間回路を設けることもでき、その場合パルスインバータ回路は変化するパルス 幅を有する直流電流パルスを発生する。第２図に図示のように３角回路に接続さ れている負荷１１に代わってスター結線回路が接続されているとき、直流電流中 間回路が殊に有利である。

パルスインバータ回路３，５．７は同じに構成されておりかつそれぞれ２つの、 直列接続された制御可能なスイッチ２１，２３１−有する。スイッチ２１．２３ の直列回路は、直流電圧中間回路１の出力側、ここでは平滑コンデンサ１７に並 列に接続されている。接続点２５は、負荷１１が接続されている相ストランドの それぞれの出力側を形成している。スイッチ２１．２３は交互に閉成されて、平 滑コンデンサ１７で取り出される直流電圧の極性反転を実現する。パルスインバ ータ回路５および７は、既述のパルスインバータ回路３と同じに構成されている 。従ってこれ以上の説明は省略する。

制御回路９はメモリ、殊に固定値メモリ２７に接続されており、このメモリには 表形式においてパルスインバータ回路３，５．７によって発生丁べき直ｆｉ″ｌ Ｉｔ圧パルスに対するパルス幅データが記憶されている。メモリ２７は、発生す べき多相交流電圧の半周期の直流電圧パルスシーケンスに対するパルス幅データ を格納している。制御回路９の入力回路２９において、多相交流電圧の周波数お よび／またはその振幅を設定することができ、その際制御回路９は、第１ａ図お よび第１ｂ図に基いて説明したように、パルス繰り返し周期および／またはパル ス幅の大きさを変化する。

制御回路９は、パルスインバータ回路３，５．７のそれぞれのスイッチ２１．２ ３に対して別個の出力側を有しかつ制御スイッチ２１．２３の制御入力側に、制 御パルスを供給する。これら制御パルスは通常は開放されている制御スイッチを 制御パルスの持続時間の開閉成する。パルスインバータ回路３．　５．　７の個 々の制御スイッチ２１．２３に供給される制御パルスは、第６図すないしｇの時 間に関する信号波形図に図示されている。第３図ａは、直流電圧中間回路１の入 力側１３に加わる１次側の交流電圧Ｕ０の周期を示している。パルスインバータ 回路３のスイッチ２１は、匍Ｊ御パルス信号ａ１（第６図ｂ）によって制御され 、一方回路３のスイッチ２３は発生すべき多相交流電圧の半周期だけずれている 制御パルス信号Ｕ１によって制御式れる。第３図において多相交流電圧の周期持 続時間は藺単にするために１次側の交流電圧の周期持続時間と同じに選択されて いる。パルスインバータ回路５の制御パルス信号はＵｌおよびＵｌで表され、第 ３図ｄおよびθで示されている。パルスインバータ回路７の制御パルス信号はＵ ３およびＵ３で表され、第３図でおよびｇに示されている。

第２９に図示のように、パルスインバータ回路のそれぞれの制御スイッチには制 御回路９の固有の出力側が対応している。しかしそれぞれのパルスインバータ回 路の２つの制御スイッチが時間的に相補制御されるのであれば、回路定数を適当 に選定した場合、制御スイッチの１つに直接接続されかつ別の制御スイッチには インバータを介して接続されている唯一の出力側で十分である。その場合制御ス イッチはその都度制御パルス信号の前取て決められた極性にしか応答しない。

この実施例は、制御回路９の必要な出力側の数が低減されるので、有利である。

第６図に図示されているように、制御パルス信号は時間的に位相がずれて発生さ れるが、それぞれの制御パルス信号は同じパルス幅シーケンスｔｒｉする。パル ス幅シーケンスはメモリ２７に記憶キれたパルス幅データによって確定される。

メモリ２７はパルス幅局期Ｔ（第１図）それぞれに対してその都度同じ、前取て 決められた数のデータ語を記憶し、その際それぞれのデータ語は少なくとも、発 生されるべき相互に異なった制御パルス列の数だけのビット桁を有する。データ 語のビット桁はそれぞれ、制御パルス信号の１つの瞬時値に対する情報を含んで ｂる。第６図りないしｎは、第６図すないしｇの制御パルス信号の部分におりて 、パルス幅τが記憶されたパルス幅データに相応して変動することができるそれ ぞれの制御パルス周期Ｔがｎ個の語繰り返し周期△Ｔに分割されていることを示 している。語繰り返し周期△ＴそれぞれにおいてデータｍＡがメモリ２７から読 み出されかつ語繰り返し周期△Ｔの持続時間の間、制御パルス信号Ｕ１ないしＵ ３もしくはＵｌないしＵ３の論理レベルを規定する。第３図には、実際には語繰 り返し周期△Ｔの数はもつと多いかまたはもつと少なくてもよいが、簡単にする ためにパルス繰り返し周期Ｔ当たり１２の語繰り返し周期△Ｔだけが図示されて いる。第３図りは、制御パルス信号Ｕ１が１０個の語繰り返し周期△Ｔの間にパ ルス持続時間τ１に相応して、パルスインバータ回路３のスイッチ２１をパルス 幅持続時間τ１の期間連続的に閉成スるルベルを有していることを示している。

制御パルス信号ヨはパルス繰り返し周期Ｔ全体の間０レベルに維持される。相応 のことは、制御パルス持続時間τの間ルベルを有する制御パルス信号Ｕ２および パルス幅τ３に対してルベルを導く制御パルス信号Ｕ３に対して当てはまる。第 １の語繰り返し周期△Ｔに対してメモリ２７に記憶されているデータ語Ａ１は図 示の例によれば１０１００１である。その他のデータ語Ａ２ないしＡｎは第３図 からすぐに読み取れる。メモリ２７は図示の実施例では発生すべき交流電圧の全 周期に対するデータ語を記憶している。しかし時間的な対称条件に基いて、出力 交流電圧の牛周期のみに対してパルス幅シーケンスを記憶することもできる。

データ＝ｈはそれぞれ、既述のように、制御回路９の制御パルス出力側において 並列および同時に使用することが可能である、発生すべき制御パルス列全体の論 理レベルに対する情報を含んでいる。

制御回路９は、語繰り返し周期ΔＴをもってして連続するクロック信号によって 出力交流電流の周期を規定する。クロック周波数の変化によって出力交流電流の 周波数を変化することができる。多相コンバータ回路が３相モータを駆動すべき である用途においては殊に、出力文ａ　１ｉ　流の周波数の低下にともなって電 流の振幅も低下するようにすることが望ましい。このことを実現するために、付 加的にまたは場合によってはそれぞれのパルス繰り返し周期Ｔの前およびそれぞ れのパルス繰り返し周期Ｔの終了後の語繰り返し周期△Ｔの変化に代わって、デ ータ語Ａ１ないしＡｎに先行するかもしくは後玖する付加的なデータ語Ａ　が発 生されるように設定てれている。付加的はデータ語Ａ　はそれぞれ、パルスイン バータ回路のスイッチの誤？ｌｉ′ＩＪ御を来すおそれがある付加的なレベル移 行が生じないように、じかに隣接するデータＦｏＡ１ないしＡｎの調理レベルを 有する。

このような付加的な先行ないし後続するデータ語Ａ１の数は、記憶されたパルス 列シーケンスの時間の中心点に関連付けられてパルス繰り返し周期Ｔｆ変える。

このことは、第１ｂ図に基いて説明したように、出力周波数の低減に伴う出力振 幅の低下に相応する。

ＦＩＧ、３ 国際調査報告 一一−＾−ｋ　ＰＣＴ／ＥＰ、８７１００２９’９　］−２−ＡＮＮＥＸ　ＴＯ ＡＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＩＪＯＲＴ　０ＮＩＮＴ ＥＲＮＡＴＩＯＮＡＬ　ＡＰＰＬｒＣＡτｒＯＮ　Ｎｏ、　ＰＣＴβＰ　８７１ ００２９９　（ＳＡ　１７４９３）ＤＥ−Ａ−２６４５４７６１３１０４／７８ 　Ｎｏｎ。

Ｅ’ｏｒ　ｍｏｒｅ　ｄｅｔａｉｌｓ　ａｂｏｕｔ　ｔｈｉｓ　ａｎｎｅｘ　！

Claims (4)

【特許請求の範囲】
1. １．前以て決められた持続時間の連続する制御パルスによつて制御可能な、それ ぞれの相ストランドに対するパルスインバータ回路（３，５，７）と、制御パル スの前以て決められたパルス幅シーケンスに対するパルス幅データか記憶されて いるメモリ（２７）と、相互に位相がずれたパルス列の形の制御パルス（Ｕ１− Ｕ３，Ｕ１−Ｕ３）を発生する制御回路（９）とを備え、上記パルス列において 前以て決められたパルス繰り返し周期を有する制御パルスが連続しかつパルス幅 （τ）が記憶されたパルス幅データによつて決められるパルス幅シーケンスに相 応して変化しかつ周期的に繰り返される、直流電圧から相互に位相のずれた交流 電圧を発生する多相インバータ回路、例えば１次側の交流電圧から直流電圧を発 生するようにした多相コンバータ回路において、 上記メモリ（２７）がパルス幅データを、それぞれがパルスインバータ回路（３ ，５）の制御のために何時に発生すべき、全部の相ストランドの制御パルスの論 理レベルに関する情報を含んでいるデータ語（Ａ１−Ａｎ）の形において記憶し 、かつ上記制御回路（９）が上記データ曲を、前以て決められたパルス繰り返し 周期（Ｔ）より小さな語繰り返し周期でもつて連続的に、上記メモリ（２７）か ら読み出しかつそり都度読み出されたデータ語の情報に相応して制御パルスを並 列に発生するようにしたことを特徴とする多相インバータ回路。
2. ２．データ語それぞれ（Ａ１−Ａｎ）のビット桁の数は、相互に位相がずらさて 発生されるべき、制御パルス（Ｕ１−Ｕ３，Ｕ−Ｕ３）列の数に等しいかまたそ れより大きくかつ個々の列の制御パルスの論理レベルは、データ語のそれぞれに 対応するビット桁から成る情報によつて確定されている請求の範囲第１項に記載 のインバータ回路。
3. ３．メモリ（２７）は、パルス幅シーケンスのそれぞれの制御パルスに対して同 じ、前以て決められた数のデータ語（Ａ１ないしＡｎ）を記憶する請求の範囲第 １項または第２項に記載のインバータ回路。
4. ４．制御回路（９）は、パルス幅シーケンスの前以て決められた数のデータ語（ Ａ１−Ａｎ）の直接前および直接後に、付加的な、制御パルスの列を規定するデ ータ語（Ａ＊）を発生しかつ先行する付加的なデータ語の、個々の制御パルス列 に対応する論理レベル情報は、パルス幅シーケンスのそれぞれ第１の記憶された データ語（Ａ１）の論理レベル情報と同じに選択されておりかつ後続の付加的な データ語の論理レベルは、パルス幅シータンスのそれぞれ最後に記憶されたデー タ語（Ａｎ）の論理レベル情報と同じに選択されている請求の範囲第３項に記載 のインバータ回路。