RU1836709C - Устройство дл передачи и приема информации по двупроводной линии св зи - Google Patents

Description

формации за счет обеспечени  фазовой модул цией ее двоичной последовательностью ,

На фиг.1 представлена структурна  схема устройства передачи и приема информации по двухпроводной линии св зи; на фиг,2 -- электрическа  принципиальна  схема модул тора сообщени  устройства согласно фиг.1; на фиг.З - электрическа  принципиальна  схема демодул тора Сообщени  устройства согласно фиг.1; на фиг,А - электрическа  принципиальна  схема синхронизатора устройства согласно фиг.1; на фиг.5 - структурна  схема формировател  импульсов устройства согласно фиг.1; на фиг.б - временные диаграммы функционировани  устройства согласно фиг,1, где

а - диаграмма двоичной последовательности , поступающей нз первый вход модул тора общени  согласно фиг.2;

б - диаграмма фазомодулированного сигнала, формируемого модул тором сообщени  согласно фиг.2;

в - диаграмма последовательности пр моугольных импульсов, поступающих с первого выхода формировател  импульсов согласно фиг.5;

г - диаграмма импульсной последовательности , поступающей со второго выхода формировател  импульсов согласно фиг.5;

д - диаграмма импульсов на выходе инвертора 24 демодул тора сообщени  согласно фиг.З;

е - диаграмма импульсов на Q-выходе триггера 26 демодул тора сообщени  согласно фиг.З;

ж - диаграмма импульсов на Q-выходе триггера 27 демодул тора сообщени  согласно фиг.З;

з-диаграмма импульсов на выходе ИСКЛЮЧАЮЩЕЕ ИЛИ 30 демодул тора сорб-, щени  согласно фиг.З;

и - диаграмма импульсов на Q-выходе триггера 31 демодул тора сообщени  согласно фиг.З;

к - диаграмма последовательного двоичного кода на Q-выходе триггера 32 демо- дул торз сообщени  согласно фиг.З;

л.--диаграмма импульсов на выходе ИСКЛЮЧАЮЩЕЕ ИЛИ 31 демодул тора сообщени  согласно фиг.З;

м - диаграмма импульсов качества на Q-выходе триггера 35 демодул тора сообщени  согласно фиг.З;

н -диаграмма ммпульсов, поступающих на вход 2 синхронизатора согласно фиг.4;

о - диаграмма импульсов на выходе инвертора 35 синхронизатора согласно фиг.4;

п- диаграмма импульсов, поступающей на вход 1 синхронизатора согласно фиг.4.

Представленную на фиг.1 структурную схему устройства обеспечивают два общих проводника 1, 2 питани , передающа  и приемна  части,

Передающую часть составл ют последовательно включенные источник 3 информации , преобразователь параллельного 4 кода в последовательный, генератор 5 синусоидальных колебаний, модул тор 6 сообщени , делитель 7 напр жени , передатчик 8, которые включены в качестве нагрузки генератора 9 тока и параллельно стабилизатору 10 напр жени . Приемную часть составл ют последовательно включенные

5 преобразователь 11 сигналов посто нного тока в напр женине и источник 12 питани , включенные между проводниками 1, 2, а также последовательно включенные согласующий 13 фильтр, усилитель 14 напр же0 ни , демодул тор 15 сообщени , синхронизатор 16, формирователь 12 импульсов , преобразователь 18 последовательного кода в параллельный, которые включены в качестве нагрузки генератора 19 тока и парал5 лельно стабилизатору 20 напр жени . Причем демодул тор 15 сообщени  выходами соединен с соответствующими входами синхронизатора 16, который двум  выходами 1 и

2соединен с соответствующими входами 0 формировател  17 импульсов, который выходами 1, 2, 3 соединен с входами 2, 3 демодул тора 15 сообщени , с входами 3, 4, 5 синхронизатора 16 и с входом 2 преобразовател  18 последовательного кода в парзл5 лельный.

Модул тор 6 сообщени , представленный на фиг.2, содержит инверторы 21, 22 и 23, которые соединены со средними точками резисторов R1, R2, R6 и базой транзисто0 pa VT1 и резисторами R3, R4, R7, базой транзистора VT2, и резистор R5, который соединен q коллекторами транзисторов VT1, VT2,  вл ющимис  выходом 1 модул тора 6 сообщени , причем объединенные

5 входы инверторов 21, 22,  вл ютс  входом 1, а выводы резисторов R6, R7 - входами 2,

3соответственно модул тора сообщени .

Демодул тор 15 сообщени , представленный на фиг.З, содержит инвертор 24,

0 триггера 25, последовательно включенные триггеры 26, 27. выходы которых подключены к ИСКЛЮЧАЮЩЕЕ + ИЛИ 28, 29, 30, последний из которых подключен к последовательно соединенным триггерам 31, 32, а

5 также последовательно соединенные ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и триггер 34, причем объединенные D - входы триггеров 25, 26  вл ютс  входом 1, объединенные С-входы триггеров 25, 31 и 34 - входом 2, первый вход ИСКЛЮЧАЮЩЕЕ ИЛИ 30, объединенный с С-входом триггера 32, входом 3 демодул тора 15 сообщени , а выходы ИСКЛЮЧАЮЩЕЕ ИЛИ 28, 29  вл ютс  соответственно выходами 1, 2, Q-выходы триггеров 32, 34 - соответственно выходами 3, 4 демодул тора сообщени .

Синхронизатор 16, представленный на фиг.4, содержит инвертор 35, параллельно включенные реверсивные счетчики 36, 37, выходы которых подключены к входам ИСК- ЛЮЧАЮЩЕЕ ИЛИ 38 и последовательно включенным триггерам 39, 40, причем счетный вход реверсивного счетчика 36  вл етс  входом 1, РЕ-вход реверсивного счетчика 36 и вход инвертора 35 объединены и  вл - ютс  входом 2, объединенные С-входы реверсивных счетчиков 36, 37 - входом 3, счетный вход реверсивного счетчика 37 входом 4 и С-вход триггрера 40. входом 5 синхронизатора 16. а выходы ИСКЛЮЧАЮЩЕЕ ИЛИ 38, и триггера 40  вл ютс  соответственно выходами 1 и 2 синхронизатора 16,

Формирователь 12 импульсов содержит последовательно включенные генератор 41 пр моугольных импульсов, делитель 42 час- тоты с управл емым переменным коэффициентом делени  частоты, делители 43, 44 частоты с коэффициентом делени  на 2, причем входы делител  42 частоты  вл ютс  входами 1 м 2 формировател  17 импульсов, а выходы делителей 44, 43, 42 частотты  вл ютс -соответственно выходами 1, 2 и 3 формировател  17 импульсов.

Изобретение иллюстрируетс  следующим примером. Источник 12 питани  через привода 1, 2 линии св зи запитывзет передающую и приемную части устройства. Источник 3 информации, в качестве которого можно рассмотреть управл ющий контролер , подает информацию в виде параллель- ного кода на вход преобразовател  4 параллельного кода в последовательный, Последний преобразует параллельный код в последовательный и по первому выходу выдает последовательность синхроимпуль- сов, синхронизированным по фазе в последовательным кодом, выдаваемым по второму выходу. Последовательный код, в конкретном случае код-10110010, временна  диаграмма а согласно фиг.б, поступает на вход 1 модул тора 6 сообщени , пред- ставленого на фиг.2. Последовательность синхроимпульсов поступает на вход генератора 5 синусоидальных колебаний, с выходов которого выдаютс  две синусоиды, сдвинутые по фазе по отношению друг к другу на 180°, с частотой колебани , равной частоте формировани  бита последовательного кода и поступающее .на входы 2 и 3 модул тора 6 сообщени .

Синхрйпоследовзтелыность осуществл ет жесткую синхронизацию по фазе синусоидальных колебаний генератора 5 с последовательностью кода. Электрическа  принципиальна  схема генератора 5 синусоидальных колебаний не приведена, так как подобные устройства широко известны. Модул тор 6 сообщени  осуществл ет фазовую модул цию синусоид, поступающих на входы 2 и 3, последовательностью кода, поступающей на вход 1, и с выхода выдает фазомодулирован ный сигнал в соответствии с диаграммой б фиг.б, причем через элементы, инверторы 22, 23, резисторы R1, R2, R6, F5; транзистор VT1 осуществл етс  модул ци  логической единицы последовательно кода, через элементы, инвертор 21, резисторы R3, R4, R7, R5, транзистор VT2 - модул ци  логического нул . Резисторы R1, R2 и R3, R4 формируют смещение на транзисторах VTT, VT2 соответственно дл  перевода их в активную область, резистор R5  вл етс  коллекторной нагрузкой дл  транзисторов VT1, VT2 и резисторы R6, R7 ограничивают ток дл  входных сигналов, поступающих нз входы 1 и 2, Фззомодули- рованный сигнал поступает через делитель 7 напр жени  на вход передатчика 8, который осуществл ет преобразование фазомо- ду лирооэнного напр жени  в сигналы посто нного тока. Сигналы посто нного тока передаютс  по общим проводникам питани  1, 2 и нэ преобразователе 1 сигналов посто нного тока преобразуетс  обратно в напр жение. В качестве преобразовател  11 может быть использовано низкоомное сопротивление. Функциональные блоки, образующие передающую часть, включены в качестве нагрузки генератора 9 тока. В качестве стабилизатора напр жени  может быть использован стабилитрон.

Переменна  составл юща  напр жени  питани  в виде фазомодулироаанного. сигнала через согласующий 13 фильтр, в качестве которого может быть использована разделительна  емкость, поступает на вход усилител  14 напр жени . В последнем сигнал усиливаетс  до соответствующего уровн  и поступает на вход 1 демодул тора 15 сообщени , выполненного в виде фазового демодул тора входного сигнала и представленного на фиг.З. Схема фазового демодул тора работает в совокупности с синхронизатором 16 и формирователем 17 импульсов, представленными на фиг.4 и 5 со- оттветственно. Демодул ци  входного сигна- ла осуществл етс  следующим образом. Фазомодулированный сигнал, представленный на диаграмме б фиг.б четырежды опрашиваетс  в периоидчески повтор ющийс 

цикл опроса. Точки опроса каждого цикла опроса устанавливаютс  посредством по- следовтательности пр моугольных импуль- соа синхронизированной с входным сигналом таким образом, что выборочные значени , а именно, опрашиваемые текущие значени  входного сигнала, дл  каждой четверти периода несущей частоты входного сигнала по отношению друг к другу контролируютс  на фазовые отношени . При соответствующей синхрониации частоты несущих колебаний входного сигнала с частотой опроса в каждом цикле опроса первое и третье выборочное значение соответствуют нулевым точкам входного сигнала, второе и четвертое выборочное значение соответствуют экстремальным точкам входного сигнала.

Следующие четные выборочные значени  всех циклов опроса друг с другом сравниваютс . При несравнении промежуточных нечетных выборочных значений с последующими или предыдущими четными значени ми результат сравнени  провер етс  на паритет. Все результаты сравнени  согласно их знаку соответственно суммируютс  и из их суммы формируетс  синхронизирующий сигнал дл  последовательности пр мо- угольных импульсов. При сравнении - провер етс  оба пи выборочных значени  принадлежат к одинаковому циклу опроса или последующему циклу опроса. В последнем случае импульсы последовательности пр моугольных импульсов расположены правильно. В первом случае фазовые соотношени  импульсов последовательности и входного сигнала соответствуют 180°.

Частотность резузультатов контрол , подтверждающих принадлежность сравниваемых четных выборочных значений к одинаковым циклам опроса, при достижении ее заданного значени , осуществл етс  сдеиг последовательности пр моугольных импульсов по отношению к входному сигналу на 180°. После чего последовательность пр моугольных импульсов синхронизированна  с входным сигналом из четных выборочных значений обратно формирует последовательный двоичный код.

Дл  оценки правильности формировани  последовательности двоичного кода из фазомодулированного входного сигнала, параллельно формируетс  бит качества.

Демодул тор 15 сообщени , синхронизатор 16 и формирователь 17 импульсов в данном примере конкретной реализации выполнен на микросхемах серии 564, примен емой дл  изготовлени  бортовых

средств управлени  электроавтоматикой двигательных установок.

Дл  реализации вышеописанной демодул ции входного сигнала формирователь

17 импульсов, представленный на фиг.5, по первому выходу формирует последовательность пр моугольных импульсов, представленную на диаграмме в фиг.б, по второму выходу формирует удвоенную и жестко син0 хронизированную по фазе импульсную последовательность , представленную на диаграмме г фиг.6, по третьему выходу формирует учетверенную по частоте импульсную последовательность. На первый и

5 второй входы делител  42 частоты с переменным коэффициентом делени  поступает комбинаци  из двух битов, причем в следующем соответствии: комбинаци  00 или 10 дл  коэффициента делени  на 12; комбина0 ци  11 дл  коэффициента делени  на 11; комбинаци  01 дл  коэффициента делени  на 13. Основным коэффициентов делени  частоты  вл етс  коэффициент 12. Коэффициенты 11 и 13 включаютс  при синхрониза5 ции дл  сдвига последовательности пр моугольных импульсов вправо или влево соответственно, Значимость коэффициентов делени  частоты делител  42 обуславливает быстродействие синхронизации

0 последовательности пр моугольных импульсов с входным сигналом, которое также определ етс  конструктивным исполнением синхронизатора 16.

Схема демодул тора 15 сообщени  со5 держит одноразр дный регистр, выполненный в виде триггера 25, и двухразр дный регистр, выполненный в виде двух последовательно включенных триггеров 26, 27. На D-входы триггеров 25, 26 от входа 1 демоду0 л тора 15 сообщени  подаетс  фазомодули- рованный входной сигнал, представленный на диаграмме б фиг.6, а через вход 2 на тактирующие С-входы триггеров 25, 31.34 подаетс  импульсна  последовательность с

5 удвоенной частотой, представленной на диаграмме г фиг.6, а через инвертор 24 - на С-входы триггеров 26, 27 инертированна  импульсна  последовательность, представленна  на диаграмме д фиг.6. Через вход 3

0 подаетс  последовательность пр моугольных импульсов, представленной на диаграмме в фиг.6, на С-вход триггера 32. В триггере 25 осуществл етс  запись нечетных выборочных значений входного сигна5 ла, с каждым импульсом инвертируемой импульсной последовательности (диаграмма д). В триггеры 26, 27 записываютс  четные выборочные значени  входного сигнала с каждым импульсом последовательности согласно диаграмме г фиг.6, причем четные

выборочные значени  с Q-выхода триггера 26 с последующим импульсом последовательности записываетс  в триггер 27. На диаграммах е и ж представлены состо ни  триггеров 26, 27соответственно, все выборочные значени , записываемые в триггеры

25,26, 27 дл  каждой четверти периода опроса друг с другом сравниваютс  дл  опре- делени  фазовых соотношений. При правильном или на 180° сдвинутом фазовом положении входного сигнала и последовательности пр моугольных импульсов в триггер 25 записываютс  нулевые положени  входного сигнала, а триггеры 26, 27 записываютс  экстремальные значени  входного сигнала. При правильном фазоеом соотношении входного сигнала и последовательности пр моугольных импульсов согласно диаграмме в фиг.6 четные выборочные значени , поступающие с Q-выхода триггера

26,и последовательность пр моугольных импульсов сравниваютс  в компараторе, в качестве которого использован ИСКЛЮЧАЮЩЕЕ ИЛИ 30, на пол рность. Результат сравнени , в данном случае соответствующий диаграмме з фиг.6, поступает на D-вход триггера 31, в который дл  каждой половины периода сравнени  записываетс  результат сравнени , представленный на диаграмме и фиг.6. Далее результат сравнени  поступает на D-вход триггера 32, в котором с каждым импульсом, поступающим на его С-вход, обратно формируетс  каждый бит последовательности кода, приведенной на диаграмме к фиг.6.

Кроме того демодул тор 15 сообщени  параллельно обратному формированию последовательности кода формирует еще бит качества. Этот бит характеризует собственной значимостью 0 или 1 неправильность или правильность соответственно вновь сформированного бита последовательности кода. Дл  этого оба сравниваемых значени  дл  каждого периода последовательности пр моугольных импульсов друг с другом сравниваютс  в компараторе, в качестве которого применен ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и результат сравнени , предствленный на диаграмме л фиг.6 записываетс  в триггер 34. С Q-выхода триггера 34 поступает последовательность качества формировани  последовательности кода, представленна  на диаграмме м фиг.6.

При неправильном фазовом соотношении входного сигнала и последовательности пр моугольных импульсов, а именно при фазовом сдвиге на 180°, последовательность кода, сформированна  триггером 32 будет инверсна по отношению к последовательности кода на передающей стороне. Но

об этом факте укажет последовательность битов качества, котора  будет иметь значимость логического нул .

На структурной схеме устройства, пред- 5 ставленной на фиг. 1, выход 4 демодул тора 15 сообщени  функционально с другими блоками не св зан. Но при дальнейшей обработке полученной из фазомодулировэн- ного сигнала информации выход битов

0 качества преобразовани  использовать необходимо (на фиг. 1 не показано, как его использовать ).

Схема синхронизатора 16, представленного на фиг.4, работает следующим об5 .разом. В ИСКЛЮЧАЮЩЕЕ ИЛИ 28 демодул тора 15 сообщени  сравниваютс  друг с другом нечетные и четные выборочные значени , в ИСКЛЮЧАЮЩЕЕ ИЛИ 29 сравниваютс  четные выборочные значе0 ни , причем выходы ИСКЛЮЧАЮЩЕЕ ИЛИ 28, 29  вл ютс  выходами 1,2 соответственно демодул тора 15 сообщени , которые соединены с соответствующими входами синхронизатора 16. Если четные выбороч5 ные значени  не равны, то на вход 2 синхронизатора 16 подаетс  сигнал логической 1, котора  поступает на вход разрешени  установки счетчика 36 (см. диаграмму на фиг.6). При этом счетчик 36 с каждым им0 пульсом, подаваемым на вход, увеличивает или уменьшает его сумму в зависимости от сигнала, подаваемого на вход направлени  счета счетчика через вход 1 синхронизатора .

5 На вход 1 синхронизатора поступает от демодул тора 15 сообщени  результаты сравнени  промежуточных нечетных выборочных занчений и последующих четных выборочных значений, представленных на

0 диаграмме п фиг.6. Если оба выборочных значени  одинаковы, то на вход 1 подаетс  сигнал логического нул  и счетчик 36 считает в обратном направлении. При неравенстве сравниваемых значений на вход 1

5 поступает логическа  1 и счетчик считает в пр мом направлении. Как только счетчик 36 достигнет границы своей счетной области, на его втором выходном разр де по вл етс  импульс, который подаетс  на С-вход триг0 гера 39. Последний переключаетс  в еди- ничное состо ние и передает логическую 1 на D-вход триггера 40, который посредством частоты, подаваемой через вход 5 на его С-вход, переключаетс  в единичное состо 5 ние, продолжительностью на период тактируемой триггер 40 частоты. Выход старшего разр да счетчика 36 (логический 0 или логическа  1), формируемый через ИСКЛЮЧАЮЩЕЕ ИЛИ 38, подключаетс  через выход 1 на .соответствующий вход делител  42 частепы формировател  17 импульсов и соответствует коэффициенту делени  частоты 12. При формировании временно ограниченного импульса на 0-выходе триггера 40, соответственно выходе 2 синхронизатора, коэффициент делени  частоты делител  42 формировател  17 импульсов мен етс  с 12 на 11 (комбинаци  битов 11) или на 13 (комбинаци  битов 01), Частотность по влени  этих импульсов на Q-выходе триггера 40 определ ет частотность изменени  коэффициента делени  частоты. При каждом по влении логической 1 на выходе 2 триггер 39 обратно переключаетс  в нулевое состо ние . Если четные выборочные значени  одинаковы, то на вход 2 синхронизатора поступает логический 0. который через инвертор 35 формирует логическую единицу (см. диаграмму о фиг.6) на вход разрешени  установки второго счетчика 37, который увеличивает соответственно уменьшает свою сумму в зависимости от сигнала, поступающего через вход 4 синхронизатора на вход направлени  счета счетчика 37. Последовательностью пр моугольных импульсов, подаваемой на вход направлени  счета второго счетчика 37, осуществл етс  контроль , оба ли равных четных выборочных значени  принадлежат к одному циклу опроса или последующему. Равнозначность выборочных четных значений означает изменение значени  между следующими друг за другом битами входного сигнала. В первом случае задний фронт импульса последовательности пр моугольных импульсов расположен на половине периода входного сигнала и соответствует рассинхронизации по фазе на 180°. В этом случае счетчик 37 с каждым передним фронтом импульсной последовательности , поступающей через вход 3 синхронизатора, будет увеличивать сумму . Это легко проследить по диаграмме в, смещенной на 180° влево или вправо. Во втором случае, когда задний фронт импульса последовательности пр моугольных импульсов соответствует концу периода входного сигнала, синхронизаци  по фазе правильна . Счетчик 37 уменьшает сумму, если рассинхронизаци  соответствует 180°, то когда-то сформированные на старших разр дах счетчиков 36, 37 сигналы через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ измен т состо ние выхода 1 и соответственно коэффициент делени  в делителе 42 формировател  17 импульсов. Если рэссинхронизаци  превышает 90°, то значение выхода 2 изменитс , вследствие чего счетчики по вышеописанной логике осуществл ют синхронизацию. Таким образом сформированна  последовательность кода с выхода 3 демодул тора

16 сообщени  поступает на вход преобразовател  18 последовательного кода в параллельный , причем на вход 2 преобразовател  18 поступает синхронизированна  последовательность пр моугольных импульсов, котора  преобразует последовательный код в параллельный.

Claims (3)

1. Устройство дл  передачи и приема ин0 формации по двупроводной линии св зи, содержащее на передающей стороне источник информации, выходы которого подключены к соответствующим входам преобразовател  па|М|; Цельного кода в последовательный, ста5 билизатор напр жени , делитель напр жени , выход которого соединен с входом передатчика, выполненного в виде преобразовател  напр жени  в сигналы посто нного тока, выход передатчика  вл етс 

0 входом Первой линии св зи устройства, первые выводы источника информации, преобразовател  параллельного кода в последовательный , стабилизатора напр жени , делител  напр жени  и передатчика

5 объединены и  вл ютс  входом второй линии св зи устройства, вторые выводы источника информации, преобразовател  параллельного кода в последовательный, делител  напр жени , стабилизатора на0 пр жени  и передатчика объединены и подключены к первому выводу генератора тока, второй вывод которого  вл етс  входом первой линии св зи устройства, на приемной стороне - приемник, выполненный в

5 виде преобразовател  сигналов посто нно- .го тока в напр жение, вход приемника  вл етс  выходом первой линии св зи устройства, источник питани , генератор тока, стабилизатор напр жени , преобразователь последо0 вательного кода в параллельный, усилитель напр жени , первые выводы источника питани , усилител  напр жени , преобразовател  последовательного кода в параллельный и стабилизатора напр жени  объединены

5 и  вл ютс .выходом второй линии св зи устройства, вторые выводы усилител  напр жени , преобразователь последовательного кода в параллельный и стабилизатора напр жени  объединены и

0 подключены к первому выводу генератора тока, второй вывод которого  вл етс  выходом первой линии св зи устройства, выходы преобразовател  последовательного кода в параллельный  вл ютс  выходами устрой5 ства, второй вывод источника питани  подключен к выходу преобразовател  сигналов посто нного тока в напр жение, отличающеес  тем, что. с целью повышени  достоверности передачи и приема информации за счет обеспечени  фазовой модул цмей ее двоичной последовательности, в пе- редащую часть устройства введены генератор синусоидальных колебаний и модул тор сообидени  первый и второй выходы преобразовател  параллельного кода в последовательный подключены соответственно к входу генертатора синусоидальных колебаний и первому входу модул тора сообщений , второй и третий входы которого соединены с первым и вторым выходами генератора синусоидальных колебаний соответственно , выход модул тора сообщени  .подключен к входу длител  напр жени , первые выводы генератора синусоидальных колебаний и модул тора сообщений объединены и  вл ютс  входом второй линии св зи, вторые выводы объединены и подключены к первому выводу генератора тока, в приемную часть введены демодул тор сообщени , формирователь импульсов, синхрони- затор и согласующий фильтр, выход которого соединен с входом усилител  напр жени , вход  вл етс  выходом первой линии св зи, выход усилител  напр жени  соединен с первым входом демодул тора сообщени , первый и второй выходы которого соединены с соответствующими входами синхронизатора, первый и второй выходы которого подключены к сооттветст- вующим входам формировател  импульсов, первый выход которого соединен с объединенными вторым входом демодул тора сообщени , третьим входом синхронизатора и первым входом преобразовател  последовательного кода в параллельный, второй выход формировател  импульсов подключен к третьему входу демодул тора сообщений и четвертому входу синхронизатора, п тый вход которого соединен с третьим выходом формировател  импульсов, третий выход демодул тора сообщений подключен к второму входу преобразовател  последовательного кода в параллельный, четвертый выход демодул тора сообщений  вл етс  выходом устройства, первые выводы демодул тора сообщений, синхронизатора и формировател  импульсов объединены и  вл ютс  входом второй линии св зи, вторые выводы объединены и подключены к первому выводу генератора тока.

2. Устройство по п. 1 .отличающев- с   тем, что модул тор сообщений содержит инверторы, транзисторы и резисторы, объединенные входы первого и второго инверторов  вл ютс  первым входом модул тора сообщений, выход второго инвертора соединен с входом третьего инвертора, выход которого соединен с базой первого транзистора и со средней точкой последовательно включенных первыми выводами первого и второго резисторов, выход первого инвертора соединен с базой второго транзистора и средней точкой последовательно включенных первыми выводами третьего и 5 четвертого резисторов, коллекторы первого и второго транзисторов подключены к первому выводу п того резистора и  вл ютс  выходом модул тора сообщений, вторые выводы первого, третьего и п того резисто- 0 ров объединены и  вл ютс  первым выводом модул тора сообщений, вторые выводы второго и четвертого резисторов и объединенные эмиттеры первого и второго транзисторов  вл ютс  вторым выводом

5 модул тора сообщений, первые выводы шестого и седьмого резисторов  вл ютс  соответственно вторым и третьим входами модул тора сообщений, вторые выводы шестого и седьмого резисторов подключены к

0 выходам третьего и первого инверторов соответственно .

3. Устройство по п.1. о т л и ч а ю щ е е- с   тем, что демодул тор сообщений содержит триггеры, элементы ИСКЛЮЧАЮЩЕЕ

5 или и инвертор, объединенные D-входы первого и второго триггеров  вл ютс  первым входом демодул тора сообщений, объединенные С-входы первого,третьего и четвертого триггеров и вход инвертора  вл ютс 

0 вторым входом демодул тора сообщений, первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и С-вход п того триггера  вл ютс  третьим входом демодул тора сообщений, О-БЫХОД первого триггера сое5 динен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход кото- . рого объединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и D-вхо- дом шестого триггера и подключен к Q-вы0 ходу второго триггера, Q-выход шестого триггера соединен с вторыми входами третьего и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход инвертора подключен к С-входа.м второго и шестого триггеров, вы5 ход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и D-вхо- дом третьего триггера, Q-выход которого подключен к D-входу п того триггера и вто0 .рому входу четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с D-входом четвертого триггера, выходы второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ  вл ютс  соответственно

5 первым и вторым выходами демодул тора сообщений, Q-выходы п того и четвертого триггеров  вл ютс  соответственно третьим и четвертым выходами демодул тора сообщений .

4, Устройство поп.1,отличающее- 6   тем, что синхронизатор содержит инвертор , реверсивные счетчики, триггеры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетный вход первого реверсивного счетчика  вл етс  первым входом синхронизатора, вход инвертора объединен с RE-входом реверсивного счетчика и  вл етс  вторым входом синхронизатора, С-входы первого и второго реверсивных счетчиков  вл ютс  третьим входом синхронизатора, счетный вход второго реверсивного счетчика - четвертым входом синхронизатора, С-вход первого триггера - п тым входом синхронизатора, выход инвертора соединен с RE-входом вто

рого реверсивного счетчика, выходы старших разр дов первого и второго реверсивных счетчиков подключены соответственно к первому и второму входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого  вл етс  первым выходом синхронизатора, выход второго разр да первого реверсивного счетчика соединен с С-входом второго триггера, Q-выход которого подключен к D-входу первого триггера , D-вход второго триггера  вл етс  первым выводом синхронизатора, S-вход - вторым выводом синхронизатора, Q-выход первого триггера подключен к R-входу второго триггера и  вл етс  вторым выходом синхронизатора.

Фиг.1

Фиг.1

Г

Фил,3

ФигЛ

ОО

2J

Фиг.5

о

X/ /Х/ X/

J-IJIJIJTJTJTJTTJ-IJ .rLTLrUTTlJnJTJlJlJTJl

1 г

IT

17

ЛУЧЛ