JPS6054049A - デ−タ処理装置におけるサブル−チンリンク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はサブルーチン処理機能を有するデータ処理装置
に関し、特に、サブルーチンへの移行。

復帰を高速に行なわせるサブルーチンリンク＆ｆ制御方
式に関するものである。

〔発明の背景〕

サブルーチン処理機能とは、サブルーチンへの移行時に
、′＠算処理時に使用される汎用レジスタの内容を主記
憶或いは専用のメモリに退避し、サブルーチンからの復
帰時に、退避した情報を、主記憶或いは専用メモリから
汎用レジスタに回復させる処理の総称である。

最近の制御用計算機の分野においては、演算回路の高速
化、汎用レジスタ数の増加、主記憶の大容量化およびプ
ログラム標準化がはかられている。

主記憶の大容量化によって、小容量の高速メモリである
キャッシュメモリが採用されているが、誓き込み動作は
、相対的に遅くなシ、また、グログラムの標準化によっ
てサブルーチン数は増加の傾向にある。

との結果、高速処理をねらいながら、サブルーチンの退
避２回復処理に多くの時間を要し、全体として高速処理
が実現困難となっている。

第１図に示す如き、汎用レジスタの内容をサブルーチン
への移行時に専用メモリに退避するものにおいては、主
記憶に退避するものに比べ高速化できるが、レジスタの
内容を１閏ずつ退避するので、退避に要するレジスタ数
が多い場合、退避に時間がかかシ、問題であった。

尚第１図において１は主記憶、２は処理装置、３は汎用
レジスタ群、４は専用メモリである。

汎用レジスタを複数組設け、サブルーチンへの移行、復
帰時に、組単位に切替え使用することにすれば、サブル
ーチンの退避／回復を極めて短時間に行うことが可能で
ある（原理的には切替時間：零）。

しかしながら、サブルーチンの移行／復帰で考慮に入れ
なければならないのは、 （１）ザブルーチンは何段にもわたってネスト（ＮＥＳ
Ｔ）　する為、ネストあふれ対策が必要、（２）退避／
１回復だけでなく、データの受渡しも必要、 （３）汎用レジスタ中、どれを退避（壊わしてはいけな
い）するかの指定機能が必要、 であり、これらを満足した高速化されたサブルーチンリ
ンク制御方式は未だ提案されていない。

〔発明の目的〕

本発明の目的は、サブルーチンへの移行、サブルーチン
からの復帰に要する時間をよシ短かくしたデータ処理装
置におけるサブル−チンリンク制御方式を提供するにあ
る。

〔発明の概要〕

本発明においては、複数の汎用レジスタｔ−１つの層と
した場合、少なくとも３つの層を設け、隣シ合う層の対
応するレジスタを１ビツト毎に結合して双方向に一括転
送できるように各層をリング状に接続し、サブルーチン
に移行時に、移行前に使用していた層のレジスタ群の内
容を隣接した層のレジスタ群に一括してデータ転送する
ようにしている。

移行先のサブルーチンにおいては、データ転送先の層を
使用し、移行前に使用していた層のレジスタ群の内容は
、サブルーチンからの復帰にそなえて、そのままの状態
にする。

また、残りの１つの層は、空き状態に管理する。

空き状態とするのは、最も古い退避情報を格納している
層であり、別に設けた低速メモリに退避した後で空き状
態にされる。

〔発明の実施例〕

まず、第２図を参照して、本発明の詳細な説明する。

６．７．８は、リング状に連結された汎用レジスタ群で
あり、各汎用レジスタ群は各々ビット単位にデータを転
送出来る様にシフトレジスタ構成となっており、６から
７へ、７から８へ、８から６へと、また逆方向に、６か
ら８へ、８から７へ、７から６への転送、すなわち、双
方向の転送ができるように構成されている。

これら、汎用レジスタ群６，７．８の各１つをそれぞれ
１層と称し、ここでは３層の例を示している。発明の概
要の欄で述べた如く、例えば、３層のうち、１つの層６
は、現在・使用する為に用い、別の１つの層７はサブル
ーチン時に元のプログラムに即時に戻ることが出来る様
に元のプログラムの汎用レジスタ情報を格納する為に用
い、残シの１つのノー８は、サブルーチンリンク時に、
即時にリンク出来る様、つまり、現在使用中の層６をそ
のｉまにしておき、これを退避データとしておく為、リ
ンク先のサブルーチンでは別の層を使用することとし、
この為の層として確保しておく為に使用される。

低速メモリ５は、記憶容螢が各層の数倍あシ、サブルー
チンが連続する場合の為に設けられ、サブルーチンリン
ク時に、最も古い層のデータを順次記憶し、サブルーチ
ンからのリターン時に、記憶されたもので、最も新らし
い層のデータが順次読み出されるものである。

第２図の構成により、第３図の如く、サブルーチンリン
クおよびリターンを繰り返した場合のデータの動きを第
４図〜第６図に示している。第３図において、Ａはメイ
ンルーチンを示し、Ｂ、Ｃ。

Ｄ、Ｅ、Ｆはサブルーチンを示している。

ａはメインルーチンＡからサブルーチンＢにリンクする
直前の状態を示し％　ｂ、ｃ、ｄｔ　ｅｌ　ｈ。

はそれぞれサブルーチンリンク時の処理ポイント、’＋
ｇ＋’＋Ｊ＋にはそれぞれサブルーチンリターン時の処
理ポイントを示している。

第４図〜第６図における（ａ）〜（ｋ）は各々のポイン
トに於ける３層レジスタ６〜８のデータ内容、並びに該
当サブルーチンで使用するノー、並びに低速メモリ５へ
のデータ転送を示す。図中Ａ−Ｆは該当サブルーチン又
はメインルーチンの処理の途中データ又はサブルーチン
処理の結果を示す。丑た２Ｍ丸は現在使用している層を
示す。太い矢印は同ポイントにて当初転送されたデータ
（サブルーチン処理受渡しデータ）から該当サブルーチ
ンでの処理が入り該当サブルーチンのデータが入るか又
は低速メモリ５への転送にょ力空きになる場合を示す。

まずポイン）ａから考える。ポイントａに於いては第４
図（ａ）の如くメインルーチンＡが実行中である故３層
中の１層ＧをメインルーチンＡ用として使用している。

次にサブルーチンリターン時する場合を考える。ポイン
）ｂに於ては同図（ｂ）の如くまず６の層を７の層に移
しサブルーチンＢでは７の層を使用する。やがてサブル
ーチンＢの出力を汎用レジスタに格納する為、層７の内
容はＡ−Ｂへと移行する。次にポイントＣつまりサブル
ーチンＢからＣヘリンクする場合は、同図（Ｃ）の如く
層７を層８に移すと同時に層６の内容を低速メモリ５に
転送する。従って層８はやかてＢ→Ｃへ、層６はＡ→空
きに変化して行く。次にポイントｄに於いては、同図（
ｄ）の如く層８の内容を層６に移すと同時拠層７の内容
を低速メモリ５に移す。ここでは層６をザブルーチンＤ
用として使用する高層６はＣ−Ｄへと変化して行く。次
にポイントｅでは同図（ｅ）の如く層６の内容を層７に
移し層７で動作する。これと同時に層８の内容であるサ
ブルーチンＣの途中結果を低速メモリ５に転送する。こ
の時点に於ては層６にはサブルーチンＤの途中結果、層
７はサブルーチンＥで使用中、層８は低速メモリ５への
転送終了後空きとなる。低速メモリ５にはサブルーチン
Ａ、Ｂ、Ｃの途中結果が格納されている。次にポイント
ｆに於ては第５図（０の如くサブルーチンＥからサブル
ーチンＤへ戻る為の回復処理が行われる。つまり層７の
内容を層６に移し層６でサブルーチンＤを動作させる。

これと同時に低速メモリ５より退避データＣを読み出し
ノー８に格納する。次にポイン）ｇに於ては同図＠の如
く層６の内容りを層８に移し層８で動作させる。これと
同時に低速メモリ５よりＢを層７に転送する。次にポイ
ン）ｈに於ては同図（Ｉｉ）の如く再びサブルーチンリ
ンクの為汎用レジスタの退避を行う。つまシサブルーチ
ンＣを実行し−ｃいたｍｓの内容を層６に移しＭ６でサ
ブルーチンＦを動作させる。これと同時にＮ７に格納し
であるサブルーチンＢの途中結果を再び低速メモリ５に
退避する。次にポイントｉに於ては同図（＋）の如く、
サブルーチンＦからＣへのリターン処理を行う。りまり
層６の内容Ｆｆ、層８に移し層８にてサブルーチンＣを
実行する。これと同時に層７に低速メモリ５よりサブル
ーチンＢの途中結果を移す。次にポイン２に於ては第６
図（ｊ）の如くサブルーチンＣからサブルーチンＢへの
リターンを示す。層８の内容を層７に移し層７にてサプ
ルーチンＢの処理を行う。これと同時に低速メモリ５よ
り退避データであるメインプログラム退避データＡを層
６に移す。最後にポイン）ｋに於ては同図（ｋ）の如く
サブルーチンＢからメインルーチンＡに戻る処理を行う
。層７の内容を層６に移し層６にてメインルーチンの実
行を行う。以上本発明の特徴である３層の高速レジスタ
群（層構成）６〜８と低速メモリ５との結合によるサブ
ルーチン処理に於ける汎用レジスタ類の退避回復処理に
ついて説明した。

本発明の・・−ドウエア構成の一実施例を第７図に示す
。６〜８は高速レジスタ層を示し、各々の層はビット単
位に連結したシフトレジスタ構造となっている。９は高
速レジスタ層からの読み出しデータを演算回路１１又は
低速メモリ５へ出力する為の切替スイッチ、１０は逆に
高速レジスタ６〜８に書込む為の切替スイッチを示す。

動作については第４図〜第６図で説明した通りである。

第８図は階層構造を立体的に描いたものであシロ〜８の
高速レジスタ群は各々ビット単位に結合している。ここ
で１４の制御用ビットについて説明する。今６の高速レ
ジスタ群を使用してプログラムを実行中であるものとす
る。ここでサブルーチンにリンクした場合、６のレジス
タ群の内容をそのまま７のレジスタ群に移す。これと同
時に退避すべきレジスタに対応した制御用ピット１４（
ＭＡＳＫビット）に”ｌ＃を立てる。この状態に於て該
サブルーチンは７のレジスタ群を使用してプログラム実
行する。次にこの状態からサブルーチンリターンする場
合について＆ＩＭする。６のレジスタ群にはサブルーチ
ンリンク前のレジスタ内容が保持されている。サブルー
チンリターン時は、退避すべきレジスタ（前述で制御用
ビット（１４を１１＃とじて設定したレジスタ）のみ回
復し、他のレジスタについてはサブルーチン内での出力
データとしてメインルーチンに報告するのに使用する、
従って第９図に示す如く１４の制御用ビット０の部分の
み７のレジスタ群から６のレジスタ群に移し、これと同
時にメインルーチンでは６のレジスタ群を使用する様に
切替え処理を行う。

この切替はハードウェアにより自動的に行う為、切替時
間は実質的に「０」と考えても問題ない。

４１０図は、６〜８の高速レジスタ群の１ピツトを構成
する論理回路を示す。１７〜２１は２２のノリツブ７０
ツブに入力するデータを決定する論理を構成する為のゲ
ート、２３〜２Ｓは２２のフリッグ７０ッグ出力のドラ
イバー。３０はクロック信号、２６はＭＡＳＫ信号、２
７は外部データ入力切替信号、２８はシフトインデータ
の指定信号、２９は外部入力データ、３５は後段への出
力信号、３４は外部への出力信号、３１．３２は後段か
らのシフトインデータ、３３は前段への出力信号である
。本回路を１ビット単位として高速レジスタ群の層を構
成する。

第１１図は本発明のデータ系のハードウェア構成図であ
る。３６は演算処理部１１へのデータ出力バスであり３
７は低速メモリ５へのデータ出力バスである。６〜８の
高速レジスタ群はビット単位に各層が結合しシフトレジ
スタ構造となっている。

第１２図は本発明の制御系のハードウェア構成図である
。アップダウンカウンタ（ＵＰ／ＤＯＷＮＣＯＵＮＴＥ
几）３８により何曲目のサブル−チンを実行中であるか
を常に認識しておく。つまり同カウンタは退避処理（Ｓ
ＡＶＥ）時はカウントアツプし、回復処理（ＲＥＳＵＭ
Ｅ）　時はカウントダウンする構造とする。従って該カ
ウンタの出力５７によシ何番目のサブルーチンを実行中
であるかが判る仕組になっている。該カウンタの出力を
３９〜４２の制御回路に入力し各々のレジスタ層６゜７
．８並びに低速メモリ５への制御信号を生成する。制御
信号にはＲＥＡＤ／ＷＲＩＴＥ信号並びにアドレス信号
がある。アドレス情報には演算時に使用するアドレス５
８　（ＧＲＡＤＤＲ）と低速メモリ５とのデータ転送時
に使用するアドレス５６があり、これを切替える為にア
ドレスセレクタ４３〜４５を有する。つまり図中３９は
６の高速レジスタ群へのＲＥＡＤ／ＷＲＩＴＥ制御を行
い、４０は７のレジスタ群、４１は８のレジスタ群、４
２は低速メモリ５への制御を行う。４６〜４９は各々の
レジスタ群への制御信号であり、５０〜５２はアドレス
情報である。５３〜５５はアドレスセレクタ４３〜４５
の選択信号である。

第１３図は、本発明の具体的な一実施例構成を示したも
のである。

第１３図において、６〜８のレジスタ層間の一括双方向
転送メカニズムは第１０図にて示す回路の集合体である
故ここでは省略している。

レジスタ層６〜８には各々アドレスセレクタ４３〜４５
、並びにデータセレクタ１０９〜１１１を有し、演算用
に使用する場合と、低速メモリとのデータ転送する場合
とで切替使用する。そこでアドレスセレクタ４３〜４５
には、演算に使用するアドレス５８と、低速メモリとの
転送に使用する低速メモリ制御回路４２から出力される
アドレス５６が入力する。どちらを選択するかは、各レ
ジスタ層の動作状態を制御する３９〜４１の制御回路か
ら出力する信号７２〜７１ζより決定される。またデー
タ入力も演算系のデータバス１１２と低速メモリとのデ
ータ転送パスである３７が入力しこの選択信号５３〜５
５はアドレス系と同様３９〜４１の制御回路から出力さ
ｔＬる。

次ＶＣ３Ｂ（ＤＵＰ／ＤＯＷＮ　Ｃ０ＵＮＴＥＲＫ−）
いてｉ見切する。該カウンタの詳細を第１４図に示す。

該カウンタの入力としてはサブルーチンリンク１８号で
必る８７の５ＡＶＥ−Ｐ、並びにサブルーチンリターン
信号である８８のＲＥＳＵＭＥ−Ｐとタイミングパルス
６５である。まず丈ブルーチンリンクが発生すると９６
の７リツプフロツグ”５ＡＶＥ’がセットされると同時
に９４と９５のカウンタを＋１する。ここで９４のカウ
ンタは低速メモリとの転送を行うレジスタ層を示す為に
あり、それに対して９５のカウンタは全てのレジスタ層
が使用され早い時期に低速メモリへのデータ退避を指令
する為の信号を生成するためにある。

ｔ７”ｃ９６．９７はフリップ７０ツブであジサブルー
チンリンク処理に入ると９６の７リツプフロツプがセッ
トされ、同時に９７の７リツプ７０ツブがリセットされ
る。サブルーチンリターン時ハコれと逆になる。この様
にしてＵＰ／１）ＯＷＮＣＯＵＮＴＥＲ３８からは、レ
ジスタ層のポインタである６０．６１の信号、６２のレ
ジスタ贋金ての使用を示す信号、６３．６４のサブルー
チンリンク、リターン状態を示す信号が出力される。こ
れらの信号並びに演算制御回路８６から出力される８４
．８５のレジスタ、ＲＥＡＤ／凹（ＩＴ’Ｅ信号より、
各レジスタ層が何をすべきかを決定しているのが、レジ
スタ層６，７．８に各々対応した制御回路３９，４０．
４１である。同制御回路の詳細を第１５図に示す。出力
信号を順次説明する。

７２．７３．７４はレジスタ層のアドレス入力の選択信
号であシ、低速メモリ５との転送の場合のみ５６のアド
レスを使用する。同様に、７８゜７９．８０は演算処理
中にレジスタ層の出力を３６のデータバスに０ＮＢＵＳ
させる為のゲート信号である。５３，５４．５５はデー
タ入力の切替制御に使用する。８１，８２．８３は低速
メモリ５との転送時、レジスタ層の出力を低速メモリバ
ス３７に０ＮＢＵＳさせる為のゲート信号である。

７５．７６．７７はレジスタ層６〜８に対する演算時又
は低速メモリ５からのデータ回復処理に於ける再書込み
時に使用する書込指令信号である。

つまりこれらの信号を使用し、サブルーチンリンクが連
続してレジスタ層が全て使用されると６２の信号により
起動がかがシ低速メモリ５への退避を行う。この場合ど
の層を退避するかｌ−１’６０゜６１のポインタをデコ
ードして決定する。サブルーチンリターンが続く場合は
これと逆となる。第１５図１／Ｃ於ける信号７０．７１
は低速メモリ転送のスタートストップを４２の低速メモ
リ転送制御回路に指令する信号である。ここで第１６図
に同回路の詳細を示す。１００はＵＰ／ＤＯＷＮＣＯＵ
ＮＴＥ几であり内部クロック（タイミングパルス）６５
により自動更新される。このカウンタの出力は、信号５
６として低速メモリ転送時に於けるレジスタ層のアドレ
ス入力として使用される。

７０．７１の低速メモリスタート信号により１０１のフ
リップ７０ツブがセットされアドレス更新されると同時
に再書込の場合は４９と書込信号が出力される。１面の
転送が終了すると１０１の７すツブフロップはリセット
され転送動作は終了する。

以上述べて来た通り、低速メモリ５とのデータ転送は、
通常の演算動作とは全く独立に、同時処理出来る。

尚、本発明の機能を実現する回路構成は、くシ返し論理
が殆んどであり、ＬＳＩ化が容易で、コンパクトなハー
ド追加で本発明の機能は実現できる。

〔発明の効果〕

本発明によれば、サブルーチンリンク、リターン時の退
避回復処理時間が極めて短かくなるので、データ処理装
置の処理性が大幅に向上する。

具体的には、サブルーチンリンク、リターン時の退復処
理時間を実質的に零にでき、データ処理装置の処理性（
命令実行性能）を約２倍向上した。

【図面の簡単な説明】

第１図は、サブルーチンリンクの従来例を説明する図、
第２図は本発明の原理構成を示す図、第３図は本発明を
説明するのに用いられるサブルーチンの遷移図、第４図
〜第６図は、本発明の詳細な説明するのに用いられる図
、第７図は本発明のハードウェア構成の概要を示す図、
第８図、第９図はＭＡＳＫビットの使い方を示す図、第
１０図は高速レジスタ群の１ビツトを構成する論理回路
の一実施例図、第１１図は本発明のデータ系構成（デー
タストラフチャ）の−例を示す図、第１２図は本発明の
制御系構成（コントロールストラフチャ）の−例を示す
図、第１３図は本発明の具体的な一実施例構成図、第１
４図〜第１６図は、それぞれ第１３図の一部具体例回路
図でるる。 ６〜８・・・汎用レジスタ群、１４・・・フラグビット
、３８・・・アッグダウンカウンタ、３９〜４２・・・
制御第１図 弔２　図 第５図 ００ 奮６図 　０ 非１０図 Ｗノ１　図 葬／２　Ｔｎ ６ 第１ｂ　図

Claims (1)

1. 【特許請求の範囲】 １、サブルーチンへの移行並びに回復処理時に各楕レジ
   スタの内容を退避２回復処理させるサブルーチン処理機
   能を有するデータ処理装置において、複数段からなる各
   種レジスタを１層として少なくとも３層を有し、隣接す
   る層の対応するレジスタを１ビツト毎に結合して双方向
   に一括転送できるように各層をリング状に接続し、サブ
   ルーチンに移行時に、移行前に使用していた層のレジス
   タ群の内容を隣接した層のレジスタ群に一括してデータ
   転送し、移行先のサブルーチンにおいては、データ転送
   先の層を使用するようにしたことを特徴とするデータ処
   理装置におけるサブルーチンリンク制御方式。 ２、プログラムにて設定可能なフラグビットを、各層の
   各レジスタ毎に１ビツトずつ設け、サブルーチン移行時
   、退避要のレジスタに対応した該フラグピットニ“１＃
   を設定し、サブルーチンかうの回復時、該フラグピット
   の内容″′０”の部分に対応したレジスタの内容のみ、
   もとの層のレジスタに戻し、処理を行うようにしたこと
   を特徴とする特許請求の範囲第１項記載のデータ処理装
   置におけるサブルーチンリンク制御方式。 ３、複数の層のレジスタ内容を退避可能な低速メモリを
   設け、演算処理において用いられている層に＠接する層
   のうち、最も古い退避情報が記憶された層の内容を、順
   次演算処理と並行して低速メモリに転送し、サブルーチ
   ンからの回復時、該低速メモリの退避情報のうち、最も
   新らしい送綿情報を空き状態の層に回復するようにした
   ことを特徴とする特許請求の範囲第１項記載のデータ処
   理装置におけるサブルーチンリンク制御方式。