JPS6053050A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6053050A JPS6053050A JP16027483A JP16027483A JPS6053050A JP S6053050 A JPS6053050 A JP S6053050A JP 16027483 A JP16027483 A JP 16027483A JP 16027483 A JP16027483 A JP 16027483A JP S6053050 A JPS6053050 A JP S6053050A
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- Japan
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- film
- flow
- psg
- nondoped
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は段差が小さく、耐湿性の大きい中間絶縁膜を得
ることのできる半導体装置の製造方法に関するものであ
る。
ることのできる半導体装置の製造方法に関するものであ
る。
（従来技術）
シリコンケ” − トＭＯＳＩＣの従来の製造方法を工
程順に第１図に示す。第１図（ａ）は半導体基板ｌ（本
例ではＰ型）の所定の領域にフィールド酸化膜２を形成
した後、ケゝ〜ト酸化膜３、ポリ７リコノ膜４をホｌ−
”Ｊ−ノグラフィ技術によって所定の形状に加工したと
ころを示したものである。次にＮ型不純物として例えば
Ａｓヲイオン注入等により拡散することによシソ〜ス・
ドレイン領域５を形成し、中間絶縁膜としてＰ２０５重
量係で２０係の濃度を有するシリコン酸化膜（以下ＰＳ
Ｇ膜という）６を１２μｍの厚さに堆積する。そして表
面段差をなだらかにして次に形成するＡＬ配線が段差部
で断線しないようにするために１０５０層程度の温度で
１０分間位湿った酸素ガス中で熱処理し、ＰＳＧ膜６を
フローさせる。（第１図（ｂ））続いて電極塩出し用コ
ンタクト孔７をフォＩ・リソグラフィーにより開孔した
後、コンタクＩ・孔７の部分のエツジをなだらかにする
ために９００℃程度の温度で２０分位乾燥窒素ガス中で
熱処理し、ＰＳＧ膜６をリフロー（せる。（第１図（Ｃ
））次いでＡｔ配線８を形成しく第１図（ｄ） ） 、
その上に保護膜９を堆積してデ・くイスを完成させる。
程順に第１図に示す。第１図（ａ）は半導体基板ｌ（本
例ではＰ型）の所定の領域にフィールド酸化膜２を形成
した後、ケゝ〜ト酸化膜３、ポリ７リコノ膜４をホｌ−
”Ｊ−ノグラフィ技術によって所定の形状に加工したと
ころを示したものである。次にＮ型不純物として例えば
Ａｓヲイオン注入等により拡散することによシソ〜ス・
ドレイン領域５を形成し、中間絶縁膜としてＰ２０５重
量係で２０係の濃度を有するシリコン酸化膜（以下ＰＳ
Ｇ膜という）６を１２μｍの厚さに堆積する。そして表
面段差をなだらかにして次に形成するＡＬ配線が段差部
で断線しないようにするために１０５０層程度の温度で
１０分間位湿った酸素ガス中で熱処理し、ＰＳＧ膜６を
フローさせる。（第１図（ｂ））続いて電極塩出し用コ
ンタクト孔７をフォＩ・リソグラフィーにより開孔した
後、コンタクＩ・孔７の部分のエツジをなだらかにする
ために９００℃程度の温度で２０分位乾燥窒素ガス中で
熱処理し、ＰＳＧ膜６をリフロー（せる。（第１図（Ｃ
））次いでＡｔ配線８を形成しく第１図（ｄ） ） 、
その上に保護膜９を堆積してデ・くイスを完成させる。
ここで中間絶縁膜６の膜質に対する要求として次の条件
を満たず必要がある。
を満たず必要がある。
■ ＰＳＧ膜６中のリン濃度は可動イオンに対するケ゛
ツタ作用を発揮するためやＰＳＧ膜のフロー性をよくす
るためにはできるだけ高濃度が有利である。しかしなが
ら、 ■ ＰＳＧ膜は吸湿性が強いため水分と反応しＭ配線全
腐食させるので、できるたけリン（Ｐ）濃度を低くしな
ければならない。
ツタ作用を発揮するためやＰＳＧ膜のフロー性をよくす
るためにはできるだけ高濃度が有利である。しかしなが
ら、 ■ ＰＳＧ膜は吸湿性が強いため水分と反応しＭ配線全
腐食させるので、できるたけリン（Ｐ）濃度を低くしな
ければならない。
従って実際には■と■の条件を妥協して通常Ｐ２Ｏ５重
量係重量類〜２５飴の範囲のＰ濃度が用いられてきた。
量係重量類〜２５飴の範囲のＰ濃度が用いられてきた。
従ってガラスフローするた控には最低１０００℃の高温
熱処理が必要となりその為ソース・ドレインなどの拡散
層が７Ｑ拡散してし１い、その結果実効チャネル長が短
くなりＭＯＳトシンノスタの特性を劣化させる欠点があ
った。寸だフロー性も十分高定できる１でには至ってい
なかった。
熱処理が必要となりその為ソース・ドレインなどの拡散
層が７Ｑ拡散してし１い、その結果実効チャネル長が短
くなりＭＯＳトシンノスタの特性を劣化させる欠点があ
った。寸だフロー性も十分高定できる１でには至ってい
なかった。
（発明の目的）
本発明の目的は低温で十分フローシ、耐湿性もすぐれた
中間絶縁膜を得ることにある。
中間絶縁膜を得ることにある。
（発明の構成）
本発明は中間絶縁膜としてまず不純物を含んだ５ＩＯ２
層を形成し、ガラスフローを行なった後、前記不純物を
含んだ５ＩＯ２層の上にノンドープの５ＩＯ２層を設は
熱処理し、前記中間絶縁ｊ摸の上に金属配線を形成し、
その上に保護膜を設けること全特徴とした半導体装置の
製造方法である。
層を形成し、ガラスフローを行なった後、前記不純物を
含んだ５ＩＯ２層の上にノンドープの５ＩＯ２層を設は
熱処理し、前記中間絶縁ｊ摸の上に金属配線を形成し、
その上に保護膜を設けること全特徴とした半導体装置の
製造方法である。
（実施例）
第２図は本発明の第１の実施例であって工程順に説明す
る。半導体基板Ｉにフィールド酸化；摸２を形成した後
、ゲート酸化膜３、ポリシリコン膜４を成膜パターン化
し、ソース・ドレイン拡散ノ１′・フ５を形成する工程
までは従来と変わらない（第２Ｌａ（ａ））。次にＣＶ
Ｄ法によシモノシラン（ｓｌＨ４）カスと液体ノースの
ＰＭＰ （ポリメチルリン）と］）ＭＢ（ポリメチルボ
ロン）とを用いて４００℃程度でボロンガラスとリンガ
ラスの混在したＰ２Ｏ３２゜重量類、Ｐ２Ｏ，１０重量
％の濃度をもっＢ−ＰｓＧ膜１０を約１μｍ成膜する。
る。半導体基板Ｉにフィールド酸化；摸２を形成した後
、ゲート酸化膜３、ポリシリコン膜４を成膜パターン化
し、ソース・ドレイン拡散ノ１′・フ５を形成する工程
までは従来と変わらない（第２Ｌａ（ａ））。次にＣＶ
Ｄ法によシモノシラン（ｓｌＨ４）カスと液体ノースの
ＰＭＰ （ポリメチルリン）と］）ＭＢ（ポリメチルボ
ロン）とを用いて４００℃程度でボロンガラスとリンガ
ラスの混在したＰ２Ｏ３２゜重量類、Ｐ２Ｏ，１０重量
％の濃度をもっＢ−ＰｓＧ膜１０を約１μｍ成膜する。
続いて９００’Ｃ程度の温度で１０分間湿った酸素雰囲
気中で熱処理し、Ｂ−ＰＳＧ膜１０をフローさせる。（
第２図（ｂ））。その上に／ ７ ドア’ ノ５１０２
膜１１ ｉ ＣＶＤ法で５ｏｏ〜１０００Ｘの厚さに成
膜する（第２図（Ｃ））。そしてコンタクト孔７を開孔
する（第２図（（１） ）。次にノンドープの５ＩＯ２
膜１ノとフローしたＢ−、ＰＳＧ膜１０の界面の密着性
全向上させるために９ｏｏ℃で１０分程度Ｎ２ガス中で
熱処理し再度フローにょシコンタクト孔７の工、ノを十
分なだらかにさせる（第２１ン１（Ｃ））・以後の工程
は従来通シで、Ａｔ１１ｆｉ４’返８を形成し、その上
に保護膜９を堆積する。（第２図（ｆ））以上説明した
ように第１の実施例ではフロー性と耐湿性の両方の改善
を図ったもので、先ずフロー性を改善するために、フロ
ーし易いＢ−ＰＳＧ膜を低温で十分にフローさせ傾斜を
なだらかにする。
気中で熱処理し、Ｂ−ＰＳＧ膜１０をフローさせる。（
第２図（ｂ））。その上に／ ７ ドア’ ノ５１０２
膜１１ ｉ ＣＶＤ法で５ｏｏ〜１０００Ｘの厚さに成
膜する（第２図（Ｃ））。そしてコンタクト孔７を開孔
する（第２図（（１） ）。次にノンドープの５ＩＯ２
膜１ノとフローしたＢ−、ＰＳＧ膜１０の界面の密着性
全向上させるために９ｏｏ℃で１０分程度Ｎ２ガス中で
熱処理し再度フローにょシコンタクト孔７の工、ノを十
分なだらかにさせる（第２１ン１（Ｃ））・以後の工程
は従来通シで、Ａｔ１１ｆｉ４’返８を形成し、その上
に保護膜９を堆積する。（第２図（ｆ））以上説明した
ように第１の実施例ではフロー性と耐湿性の両方の改善
を図ったもので、先ずフロー性を改善するために、フロ
ーし易いＢ−ＰＳＧ膜を低温で十分にフローさせ傾斜を
なだらかにする。
次に耐湿性を改善するためにＢ−ＰＳＧ膜をノンドープ
の８１０２膜で包い、且つ熱処理によｐ Ｂ−ＰＳＧ
、ｌ摸とノンドープＳ ｉＯ２膜の密着性をよくしただ
けでなく、コンタクト孔周シの傾斜もなだらかにできる
。即ち、従来フロー性と耐湿性を妥協した構造にしてい
た欠点をフロー性と耐湿性全独立に改善てきる利点があ
る。従って従来より低温の熱処理で十分なだらかな傾斜
をもち、耐湿性のすぐれた中間絶縁膜を形成できる利点
がある。
の８１０２膜で包い、且つ熱処理によｐ Ｂ−ＰＳＧ
、ｌ摸とノンドープＳ ｉＯ２膜の密着性をよくしただ
けでなく、コンタクト孔周シの傾斜もなだらかにできる
。即ち、従来フロー性と耐湿性を妥協した構造にしてい
た欠点をフロー性と耐湿性全独立に改善てきる利点があ
る。従って従来より低温の熱処理で十分なだらかな傾斜
をもち、耐湿性のすぐれた中間絶縁膜を形成できる利点
がある。
第１の実施例は中間絶縁膜としてＢ−ＰＳＧ膜を熱処理
によシフローした後にノンドープ５ＩＯ２膜で被覆する
例について説明したが、Ｐ２Ｏ５重量係重量類な例えば
４０重量％のＰＳＧ膜１２をフローシた後にノンドープ
５１０２膜１ノで被覆する（１り造を用いても同様な効
果が生じる。
によシフローした後にノンドープ５ＩＯ２膜で被覆する
例について説明したが、Ｐ２Ｏ５重量係重量類な例えば
４０重量％のＰＳＧ膜１２をフローシた後にノンドープ
５１０２膜１ノで被覆する（１り造を用いても同様な効
果が生じる。
（発明の効果）
本発明は低温でもフロー性のすぐれた構造を有する中間
絶縁膜を従来よシ低温で形成できる利点がちり、耐湿性
にもすぐれているのてＩＣ全搬に利用することがてきる
。
絶縁膜を従来よシ低温で形成できる利点がちり、耐湿性
にもすぐれているのてＩＣ全搬に利用することがてきる
。
第１１／ｊはりｒ米のＩＶＩＯ３Ｉ Ｃの製造方法化示
す工程ｉノ１、第２し１は本発明の第１の実施例を示す
工程図である。 １ 半樽体基根、２ ・フィールド酸化膜、３・・ゲー
ト酸化膜、４ ポリシリコン膜、５・・・ソース・ルイ
ン拡散層、６・Ｐ２Ｏ５２０重量係のＰＳＧ膜、？ ・
コンタクト孔、８Ａｔ電極、９ ・保護膜、１（） ・
Ｉ）０１０重量％、 Ｂ２０，２０重量係のＢ−ＰＳＧ
５ １９（，１１）７ドープのＣＶＤ Ｓ＋０２ 膜。 倦前出力λ自人 沖、し気工業株式会社第２図 手続補正書（１牧） １／Ｊ Ａ□、 ｑ、８ ・１２）−１１１゜特許庁長
官 殿 １ 事件の表示 昭和５８年 特 許 願第１６０２７７＋ 号２ 発明
の名称 半導体装置の製造方法 ３ 補正をする者 事件との関係 特 許 出 ｊ≦イ（人任 所（〒１０
５） 東京都港区虎ノ門Ｉ丁トＩ７番１２−シＪ４代理
人
す工程ｉノ１、第２し１は本発明の第１の実施例を示す
工程図である。 １ 半樽体基根、２ ・フィールド酸化膜、３・・ゲー
ト酸化膜、４ ポリシリコン膜、５・・・ソース・ルイ
ン拡散層、６・Ｐ２Ｏ５２０重量係のＰＳＧ膜、？ ・
コンタクト孔、８Ａｔ電極、９ ・保護膜、１（） ・
Ｉ）０１０重量％、 Ｂ２０，２０重量係のＢ−ＰＳＧ
５ １９（，１１）７ドープのＣＶＤ Ｓ＋０２ 膜。 倦前出力λ自人 沖、し気工業株式会社第２図 手続補正書（１牧） １／Ｊ Ａ□、 ｑ、８ ・１２）−１１１゜特許庁長
官 殿 １ 事件の表示 昭和５８年 特 許 願第１６０２７７＋ 号２ 発明
の名称 半導体装置の製造方法 ３ 補正をする者 事件との関係 特 許 出 ｊ≦イ（人任 所（〒１０
５） 東京都港区虎ノ門Ｉ丁トＩ７番１２−シＪ４代理
人
Claims (1)
- 【特許請求の範囲】 （］）半導体基板上に第１の配線層を設ける工程と、前
記第１の配線層上に中間絶縁膜を設ける工程と、前記中
間絶縁膜上に第２の配線層金膜ける工程とからなる半導
体装置の製造方法において、中間絶縁膜として、まず不
純物を含んだＳＩＯ２層を形成し、ガラスフローを行な
った後、前記８１０２層の上にノンドープの５ｉ０２Ｊ
※を設はブこ屯を！１４徴とする半導体装置の製造方法
。 （２） 不純物としてＰ２Ｏ５’に３０重重量板上含ん
だＳＩＯ７ｋ用いたことを特徴とする特許請求の範囲第
１頂記１敗の半導体装置の製造方法。 （３）不純物としてＰ２Ｏ５を１０重量多以上、Ｂ２Ｏ
３子２０重量係以上含んだ５１０２を用いたことを特徴
とする特許 製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16027483A JPS6053050A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16027483A JPS6053050A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6053050A true JPS6053050A (ja) | 1985-03-26 |
Family
ID=15711449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16027483A Pending JPS6053050A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053050A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621246A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置およびその製造方法 |
| US4732658A (en) * | 1986-12-03 | 1988-03-22 | Honeywell Inc. | Planarization of silicon semiconductor devices |
| JPS63170928A (ja) * | 1987-01-08 | 1988-07-14 | Nec Corp | 半導体装置 |
| US5087578A (en) * | 1986-09-26 | 1992-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring |
| EP0519393A2 (en) * | 1991-06-20 | 1992-12-23 | Semiconductor Process Laboratory Co., Ltd. | Method for planarizing a semiconductor substrate surface |
| JPH05198790A (ja) * | 1992-11-20 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-09-02 JP JP16027483A patent/JPS6053050A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621246A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置およびその製造方法 |
| US5087578A (en) * | 1986-09-26 | 1992-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring |
| US4732658A (en) * | 1986-12-03 | 1988-03-22 | Honeywell Inc. | Planarization of silicon semiconductor devices |
| JPS63170928A (ja) * | 1987-01-08 | 1988-07-14 | Nec Corp | 半導体装置 |
| EP0519393A2 (en) * | 1991-06-20 | 1992-12-23 | Semiconductor Process Laboratory Co., Ltd. | Method for planarizing a semiconductor substrate surface |
| JPH05198790A (ja) * | 1992-11-20 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置 |
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