JPS6053030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6053030A JPS6053030A JP16215783A JP16215783A JPS6053030A JP S6053030 A JPS6053030 A JP S6053030A JP 16215783 A JP16215783 A JP 16215783A JP 16215783 A JP16215783 A JP 16215783A JP S6053030 A JPS6053030 A JP S6053030A
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- JP
- Japan
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- mask
- oxide film
- etching
- semiconductor substrate
- conductive layer
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- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 7
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract 2
- 230000002349 favourable effect Effects 0.000 abstract 1
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野〕
この発明は、半導体装置の４電層と絶縁層のカバーレン
ジを向上させる半４体装１４の製造方法に関するもので
ある。
ジを向上させる半４体装１４の製造方法に関するもので
ある。
従来のこの種の半導体装置の製造方法を第１［ｉ４Ｊ。
第２図で説明する。第１図は異方性エツチングのみを施
した場合の要部の断面図、第２図は等方性エツチングの
みを使用したときの要部の断面図である。これらの図で
、１はマスク、２は酸化膜である。
した場合の要部の断面図、第２図は等方性エツチングの
みを使用したときの要部の断面図である。これらの図で
、１はマスク、２は酸化膜である。
従来、酸化膜２はウェットエツチングにより、第２図の
ようにエツチングされてきた。一方、精度を要する所に
は、第１図のよ５に異方性エツチングが利用されてきた
。
ようにエツチングされてきた。一方、精度を要する所に
は、第１図のよ５に異方性エツチングが利用されてきた
。
従来の半導体装置の製造方法は、以上のように１つのプ
ロセス使用のため、精度と導電層によるカバーレンジの
両者の達成は困難であつ１こ。
ロセス使用のため、精度と導電層によるカバーレンジの
両者の達成は困難であつ１こ。
この発明は、上記のような従来のものの欠点ン除去する
ためになされたもので、等方性エツチングと異方性エツ
チングを組み合せることにより、導電層によるカバーレ
ンジがよく、かつ、精度よくエツチングができる半導体
装置のＭｕ造方法の提供を目的としている。
ためになされたもので、等方性エツチングと異方性エツ
チングを組み合せることにより、導電層によるカバーレ
ンジがよく、かつ、精度よくエツチングができる半導体
装置のＭｕ造方法の提供を目的としている。
第３図（ａ）〜（ｃ）はこの発明の一実乙例を示すもの
である。第３図において、１はマーク、２はｒ）λ化膜
、３は薄い酸化膜、４は半導体基体である。
である。第３図において、１はマーク、２はｒ）λ化膜
、３は薄い酸化膜、４は半導体基体である。
まず、第３図（ａ）の状態から、わずかに薄い酸化膜３
を残すようにＨＦ系溶液にて等方性エツチングを行い、
第３図（ｂ）の状態とする。マスク１は変化せず、ひさ
し状に残っている。次に、このマスク１を利用して前記
ワエットエッチングにて残した薄い酸化膜３を異方性エ
ツチングを行い、第３図（ｃ）のように半導体基体４０
表面を露出させると、テーノ’２ａの付いた精度のよい
酸化膜エツチングが達成さｊる。その後、半導体基体４
の露出した表面に導電層（図示せず）を形成すると、そ
の導電層の一部は酸化膜２のデーパ２ａ上に延在するこ
とになる。
を残すようにＨＦ系溶液にて等方性エツチングを行い、
第３図（ｂ）の状態とする。マスク１は変化せず、ひさ
し状に残っている。次に、このマスク１を利用して前記
ワエットエッチングにて残した薄い酸化膜３を異方性エ
ツチングを行い、第３図（ｃ）のように半導体基体４０
表面を露出させると、テーノ’２ａの付いた精度のよい
酸化膜エツチングが達成さｊる。その後、半導体基体４
の露出した表面に導電層（図示せず）を形成すると、そ
の導電層の一部は酸化膜２のデーパ２ａ上に延在するこ
とになる。
なお、上記実施例では酸化膜２を用いたがこすしは他の
絶縁膜でもよく、要は等方性エツチングの次に異方性エ
ンチングを行うことによりテーバ２ａのコントロールを
行うことができ／′、）。
絶縁膜でもよく、要は等方性エツチングの次に異方性エ
ンチングを行うことによりテーバ２ａのコントロールを
行うことができ／′、）。
以上説明したように、この発明によ才１ば、導電層と半
導体基体表面との接続が１ｂ頓性１妬く行える効果があ
る。
導体基体表面との接続が１ｂ頓性１妬く行える効果があ
る。
第１図、第２図は従来のエツチング方法Ｚそハぞれ示す
もので、第１図は異方性エツチングのみを行った断面図
、第２図は等方性エツチングのみを行った断面図、第３
図（ａ）〜（ｃ）はこの発明の一実施例を示す工程図で
ある。 図中、１はマスク、２は酸化膜、３は薄い酸化膜、４は
半導体基体である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩 増雄 （外２名） 第１図 第 第２図 手Ｃ２袖正１１：（自発） 昭和り／ｆ１．／ｌ！−月／７１１ １゛１タイ′１の表小士、ｊｌｒｌＫｉｔｌｔｊ ５８
− ］ ｅ ２１５７ ’ｙ２ づこ明の名称 半一！
′を体装置の製造方法ｒ３ 抽」ｆをする者 ？１ 祢 （６０１）−二菱電機株式会社代ノ、省庁１
＋−＋仁ハ即 １１代理人 ５、補正の対象 明細１Ｘの発明の１ＸＴ細なル１？、明の欄６ 補正の
内容 明細Ｐ−）第３頁２行の「マーク」を、「マスク」と補
正する。 以上 １４５−
もので、第１図は異方性エツチングのみを行った断面図
、第２図は等方性エツチングのみを行った断面図、第３
図（ａ）〜（ｃ）はこの発明の一実施例を示す工程図で
ある。 図中、１はマスク、２は酸化膜、３は薄い酸化膜、４は
半導体基体である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩 増雄 （外２名） 第１図 第 第２図 手Ｃ２袖正１１：（自発） 昭和り／ｆ１．／ｌ！−月／７１１ １゛１タイ′１の表小士、ｊｌｒｌＫｉｔｌｔｊ ５８
− ］ ｅ ２１５７ ’ｙ２ づこ明の名称 半一！
′を体装置の製造方法ｒ３ 抽」ｆをする者 ？１ 祢 （６０１）−二菱電機株式会社代ノ、省庁１
＋−＋仁ハ即 １１代理人 ５、補正の対象 明細１Ｘの発明の１ＸＴ細なル１？、明の欄６ 補正の
内容 明細Ｐ−）第３頁２行の「マーク」を、「マスク」と補
正する。 以上 １４５−
Claims (1)
- 半導体基体表面に形成された絶縁膜のエツチングにおい
て、前記絶縁膜上にマスクを形成し、このマスクを用い
て前記絶縁膜を等方性エツチングして前記絶縁膜の膜厚
を減少させて薄い絶縁膜を形成し、次いで再び前記マス
クを用いて前記薄い絶縁膜を異方性エツチングして前記
半導体基体表面を露出させ、この露出した半導体基体表
面ｌｌ？：接触し前記絶縁膜上へ延在する導電層を形成
−［石工程を含むことな特徴とする半導体装ｌｉＱの製
造方θよ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16215783A JPS6053030A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16215783A JPS6053030A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6053030A true JPS6053030A (ja) | 1985-03-26 |
Family
ID=15749115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16215783A Pending JPS6053030A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053030A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690525A (en) * | 1979-11-28 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-09-02 JP JP16215783A patent/JPS6053030A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690525A (en) * | 1979-11-28 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
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