JPS6051354A - バイポ−ラ符号復号回路 - Google Patents
バイポ−ラ符号復号回路Info
- Publication number
- JPS6051354A JPS6051354A JP16063383A JP16063383A JPS6051354A JP S6051354 A JPS6051354 A JP S6051354A JP 16063383 A JP16063383 A JP 16063383A JP 16063383 A JP16063383 A JP 16063383A JP S6051354 A JPS6051354 A JP S6051354A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- flip
- flop
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、バイポーラ符号を復号するバイポーラ符号
復号回路に関するものである。
復号回路に関するものである。
従来この種の回路として第１図に示すものがあった。第
１図において（１）はバイポーラ符号入力端子、（２）
はバイポーラ符号’ｃ ＲＺ （Ｒｅｔｕｒｎ−ｔｏ−
Ｚｅｒｏ ）符号に変換するＲＺ符号変換器、（２ａ）
は変換されたＲＺ符号、（３１は信号（２ａ）の立上り
点及び立下り点でパルス電圧全出力する微分器、（３ａ
）は微分器（３）の出力信号、（４１は端子（１）から
入力されるバイポーラ符号のビット周期のＡの周期のパ
ルス繰返し周期を有するパルス列全出力するクロック発
振器、（５）はクロック発振器（４１の出力矩形波の立
下り点を微分器（３）の出力により同期するディジタル
ビット同期回路であり、微分器旧）の出力パルスの時間
的位置は端子（１）の入力信号によって定まるので、こ
の同期のためには同期回路（５）から発振器（４１を制
御する。（５ａ）はディジタルビット同期回路（５）の
出力信号、１６１は入力パルスの繰返し周波数をＡに分
周する分周器、（６ａ）は分周器＋６１の出力信号、＋
７１Ｈ第１のＤフリップフロップ、！８１１ｄ第２のＤ
フリップフロップ、＋９１Ｕ、復号された受信データ出
力端子、１１０１ Ｕタイミング信号出力端子である。
１図において（１）はバイポーラ符号入力端子、（２）
はバイポーラ符号’ｃ ＲＺ （Ｒｅｔｕｒｎ−ｔｏ−
Ｚｅｒｏ ）符号に変換するＲＺ符号変換器、（２ａ）
は変換されたＲＺ符号、（３１は信号（２ａ）の立上り
点及び立下り点でパルス電圧全出力する微分器、（３ａ
）は微分器（３）の出力信号、（４１は端子（１）から
入力されるバイポーラ符号のビット周期のＡの周期のパ
ルス繰返し周期を有するパルス列全出力するクロック発
振器、（５）はクロック発振器（４１の出力矩形波の立
下り点を微分器（３）の出力により同期するディジタル
ビット同期回路であり、微分器旧）の出力パルスの時間
的位置は端子（１）の入力信号によって定まるので、こ
の同期のためには同期回路（５）から発振器（４１を制
御する。（５ａ）はディジタルビット同期回路（５）の
出力信号、１６１は入力パルスの繰返し周波数をＡに分
周する分周器、（６ａ）は分周器＋６１の出力信号、＋
７１Ｈ第１のＤフリップフロップ、！８１１ｄ第２のＤ
フリップフロップ、＋９１Ｕ、復号された受信データ出
力端子、１１０１ Ｕタイミング信号出力端子である。
第２図は第１図の各部の信号波形を示す波形図で、第２
図（ａ）は端子（１）におけるバイポーラ符号の入力波
形で、波形の上部の矢印区間が１ピット周期を表し、こ
の１ビット周期を表す矢印の上の１゜０は当該ビットの
論理を表す。第２図（ｂｌは信号（２ａ） ｋ、同図（
ｃ）は信号（３ａ） ｆｆｉ、同図（ａ＋ ｔｉ倍信号
５ａ）を、同図（ｅ）は信号（６ａ）を表す。信号（６
ａ）は第１のＤクリップ７０ツブによりその周期のＡだ
け遅延して第２図（ｆ）に示す波形の出力となる。
図（ａ）は端子（１）におけるバイポーラ符号の入力波
形で、波形の上部の矢印区間が１ピット周期を表し、こ
の１ビット周期を表す矢印の上の１゜０は当該ビットの
論理を表す。第２図（ｂｌは信号（２ａ） ｋ、同図（
ｃ）は信号（３ａ） ｆｆｉ、同図（ａ＋ ｔｉ倍信号
５ａ）を、同図（ｅ）は信号（６ａ）を表す。信号（６
ａ）は第１のＤクリップ７０ツブによりその周期のＡだ
け遅延して第２図（ｆ）に示す波形の出力となる。
これが端子（１０）に出力されるタイミング信号であり
、第２のＤフリップフロップ（８１において、このタイ
ミング信号（第２図（ｆ））の立上り点で信号（２ａ）
金サンプルすれば第２図（ｇ）に示す復号された受信デ
ータを得る。
、第２のＤフリップフロップ（８１において、このタイ
ミング信号（第２図（ｆ））の立上り点で信号（２ａ）
金サンプルすれば第２図（ｇ）に示す復号された受信デ
ータを得る。
従来の回路は以上のように構成されている。したがって
、伝送路等の状態によって信号対雑音比が低下し、端子
（１）に入力されるバイポーラ符号の一部が消失し、又
はバイポーラ符号と誤認される雑音パルスが現われても
、バイポーラ符号のビット周期とその位相とは送信点に
おける状態が端子は）においてもそのまま保たれる。ま
た第２図（ａ）。
、伝送路等の状態によって信号対雑音比が低下し、端子
（１）に入力されるバイポーラ符号の一部が消失し、又
はバイポーラ符号と誤認される雑音パルスが現われても
、バイポーラ符号のビット周期とその位相とは送信点に
おける状態が端子は）においてもそのまま保たれる。ま
た第２図（ａ）。
（ｂ） 、 ｆｃ） 、 （ｄ）の各波形相互の位相関
係は一定に保たれているが、分周器（６１の出力位相は
、その初期状態によって１８０°の不確定さがあること
は、第２図（ｅ）の波形全反転した波形に対しても第２
図（ｄ）の波形との関係が同様に保たれることから明ら
かである。
係は一定に保たれているが、分周器（６１の出力位相は
、その初期状態によって１８０°の不確定さがあること
は、第２図（ｅ）の波形全反転した波形に対しても第２
図（ｄ）の波形との関係が同様に保たれることから明ら
かである。
第３図は、分周器（６）の出力位相が反転した為復号し
た受信データが誤った場合を示す波形図で、第３図（ａ
）〜（ｇ）はそれぞれ第２図（ａ）〜ｆｇ）に相当する
が、第３図（ｅ）のｔｌ 点において、たとえは、第３
図（ｄ）の波形の立下り点と誤聴される雑音のため位相
が反転した場合を表し、ｔｌ 点以後は第３図（ｄ）の
波形の立下り点ごとに第３図ｔｅｌの波形が反転して、
このため、第１のＤフリップフロップ（７）の出力波形
が第３図（ｆ）に示すとおりになり、第２の１）フリッ
プフロップ１８）の出力が第３図ｆｇ）に示すとおりに
なって、ｔｌ 点以後（ｌ″ｊ：復号された受信データ
を表していない場合を示している。すなわち、第１図に
示す従来の回路の欠点は、分周器１６）の出力信号が正
規の位相の外にこの正規の位相から１８０゜移相された
位相をとり得ることで、正規の位相から１８００移相さ
れた位相になった場合は端子（９）の出力信号が誤った
データになるという点であった。
た受信データが誤った場合を示す波形図で、第３図（ａ
）〜（ｇ）はそれぞれ第２図（ａ）〜ｆｇ）に相当する
が、第３図（ｅ）のｔｌ 点において、たとえは、第３
図（ｄ）の波形の立下り点と誤聴される雑音のため位相
が反転した場合を表し、ｔｌ 点以後は第３図（ｄ）の
波形の立下り点ごとに第３図ｔｅｌの波形が反転して、
このため、第１のＤフリップフロップ（７）の出力波形
が第３図（ｆ）に示すとおりになり、第２の１）フリッ
プフロップ１８）の出力が第３図ｆｇ）に示すとおりに
なって、ｔｌ 点以後（ｌ″ｊ：復号された受信データ
を表していない場合を示している。すなわち、第１図に
示す従来の回路の欠点は、分周器１６）の出力信号が正
規の位相の外にこの正規の位相から１８０゜移相された
位相をとり得ることで、正規の位相から１８００移相さ
れた位相になった場合は端子（９）の出力信号が誤った
データになるという点であった。
この発明は上記のような従来のものの欠点全除去するた
めになされたもので、この発明では、分周器（６）の出
力位相が反転され、したがって第１のＤフリップフロッ
プ（７）の出力位相が反転された時はこれを自動的に検
出し、この検出出力で分周器（６）をリセットして正し
い出力位相に復帰させることによって、常に正しい復号
受信ブータラ得るのである。かつ、バイポーラ符号入力
に雑音が重畳し、この雑音がＲＺ符号に変換された場合
にも、この雑音によるＲＺ符号に対して分周器（６）の
出力位相が反転しているとして誤検出することのない誤
検出防止回路金付力口して、安定にバイポーラ符号を復
号する。
めになされたもので、この発明では、分周器（６）の出
力位相が反転され、したがって第１のＤフリップフロッ
プ（７）の出力位相が反転された時はこれを自動的に検
出し、この検出出力で分周器（６）をリセットして正し
い出力位相に復帰させることによって、常に正しい復号
受信ブータラ得るのである。かつ、バイポーラ符号入力
に雑音が重畳し、この雑音がＲＺ符号に変換された場合
にも、この雑音によるＲＺ符号に対して分周器（６）の
出力位相が反転しているとして誤検出することのない誤
検出防止回路金付力口して、安定にバイポーラ符号を復
号する。
以下この発明の実施例を図面について説明する。
第４図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分を示し、旧）は第３の
Ｄフリップフロップ、（１２１第４のＤフリップフロッ
プ、（１３）Ｕ第５のＤフリップフロップ、α４はアン
ド回路、（ＩＦＨ−１シフトレジスタであり、分周器（
６）、第１．第２．第３．第５のＤフリップフロップ＋
７１ 、 ！８１ 、旧１ 、 （１，３１及びシフト
レジスタα９のブロック内にＲで示すのはそれぞれリセ
ット信号入力端子である。 （ｌｌａ） ｌｄ： ｍ
３のＤフリップフロップ圓の出力信号、（１３ａ）は第
５のＤフリップフロップ（１３）の出力信号、（１４ａ
）ｔｊ：アンド回路α◆の出力信号、（１５ａ） ｉｊ
シフトレジスタαυの出力信号で、信号（１５ａ）がリ
セット信号となる。
図と同一符号は同−又は相当部分を示し、旧）は第３の
Ｄフリップフロップ、（１２１第４のＤフリップフロッ
プ、（１３）Ｕ第５のＤフリップフロップ、α４はアン
ド回路、（ＩＦＨ−１シフトレジスタであり、分周器（
６）、第１．第２．第３．第５のＤフリップフロップ＋
７１ 、 ！８１ 、旧１ 、 （１，３１及びシフト
レジスタα９のブロック内にＲで示すのはそれぞれリセ
ット信号入力端子である。 （ｌｌａ） ｌｄ： ｍ
３のＤフリップフロップ圓の出力信号、（１３ａ）は第
５のＤフリップフロップ（１３）の出力信号、（１４ａ
）ｔｊ：アンド回路α◆の出力信号、（１５ａ） ｉｊ
シフトレジスタαυの出力信号で、信号（１５ａ）がリ
セット信号となる。
第４図の回路において分周器（６）の出力位相が正規な
場合の動作は、第１図の回路の動作と同様であって、信
号（２ａ）（第２図（ｂ））が第３のＤフリップフロッ
プ旧）の信号入力端子に扉えられ、第２図げ）の波形を
反転した電圧が第３のＤフリップフロップ旧）のクロッ
ク入力端子に加えられるので、信号（ｌｌａ）は常に論
理「０」に保たれている。しかし、第３図ｔ１ 点板後
のように分周器（６）の出力位相が反転していると、た
とえば、第３図ｔ２ 点では信号（ｌｌａ）は論理「１
」となる。第４のＤフリップフロッグ（２）は第１のＤ
フリラグフロップの反転出力（第３図（ｆｌの波形を反
転した出力）に遅延を与えるための回路であり、第５の
Ｄフリップフロップ（Ｉ３１はその信号入力端子には信
号（２ａ）が入力され、そのクロック入力端子には第４
の７リツプフロツプ（６）の出力が入力されるので、信
号（ｌｌａ）が論理「１」となる上述の場合には信号（
１３ａ）も第４のＤフリップフロップにおける遅延蕾だ
け遅延して論理「１」となる。
場合の動作は、第１図の回路の動作と同様であって、信
号（２ａ）（第２図（ｂ））が第３のＤフリップフロッ
プ旧）の信号入力端子に扉えられ、第２図げ）の波形を
反転した電圧が第３のＤフリップフロップ旧）のクロッ
ク入力端子に加えられるので、信号（ｌｌａ）は常に論
理「０」に保たれている。しかし、第３図ｔ１ 点板後
のように分周器（６）の出力位相が反転していると、た
とえば、第３図ｔ２ 点では信号（ｌｌａ）は論理「１
」となる。第４のＤフリップフロッグ（２）は第１のＤ
フリラグフロップの反転出力（第３図（ｆｌの波形を反
転した出力）に遅延を与えるための回路であり、第５の
Ｄフリップフロップ（Ｉ３１はその信号入力端子には信
号（２ａ）が入力され、そのクロック入力端子には第４
の７リツプフロツプ（６）の出力が入力されるので、信
号（ｌｌａ）が論理「１」となる上述の場合には信号（
１３ａ）も第４のＤフリップフロップにおける遅延蕾だ
け遅延して論理「１」となる。
第５図は第４図の回路で分周器の出力位相が反転した場
合の各部の信号波形全売す波形図であって、第５図（ａ
）〜（ｅ）は第３図（ａｔ〜（ｅｌと同一波形を、８ｇ
５図（ｆｏ） ｆｌｌ第３図ｆｆ は第５図（ｆｏ）の反転波形（第１のＤフリップフロッ
プ（７）のｑ端子の出力波形）ヲ、第５図（ｆ２）は第
４のＤフリップフロップ０２の出力波形を、第５図（ｈ
ｌ）は信号（ｌｌａ） ｆ、第５図（ｈ２）は信号（１
３ａ）を、第５図（ｈａ）は信号（１４ａ）をそれぞれ
表している。信号（１４ａ） ｆシフ） ｌ／レジスタ
！′ｌにより所定時間遅延して信号（１５ａ）として分
周器（６１、第１。
合の各部の信号波形全売す波形図であって、第５図（ａ
）〜（ｅ）は第３図（ａｔ〜（ｅｌと同一波形を、８ｇ
５図（ｆｏ） ｆｌｌ第３図ｆｆ は第５図（ｆｏ）の反転波形（第１のＤフリップフロッ
プ（７）のｑ端子の出力波形）ヲ、第５図（ｆ２）は第
４のＤフリップフロップ０２の出力波形を、第５図（ｈ
ｌ）は信号（ｌｌａ） ｆ、第５図（ｈ２）は信号（１
３ａ）を、第５図（ｈａ）は信号（１４ａ）をそれぞれ
表している。信号（１４ａ） ｆシフ） ｌ／レジスタ
！′ｌにより所定時間遅延して信号（１５ａ）として分
周器（６１、第１。
第２，第３，第５のＤフリップフロップ＋７１ 、 １
８１ 。
８１ 。
旧１ 、 （１３＋及びシフトレジスタ０９全リセツト
して、以後、第１のＤフリップフロップ（７）の出力で
あるタイミング信号の位相は正常となり、第２のＤフリ
ップフロップ（８）の出力も正しく復号された受信デー
タとなる、 バイポーラ符号入力に重畳する雑°音に対する考慮が不
要な場合は、信号（ｌｌａ） ｋそのままシフトレジス
タ０υに入力してもよいのであるが、そうするとバイポ
ーラ符号入力に重畳する雑音によって誤動作する場合が
あるので、第４、第５のＤフリップフロップθつ．０皺
とアンド回路０７Ｇが設けられる。
して、以後、第１のＤフリップフロップ（７）の出力で
あるタイミング信号の位相は正常となり、第２のＤフリ
ップフロップ（８）の出力も正しく復号された受信デー
タとなる、 バイポーラ符号入力に重畳する雑°音に対する考慮が不
要な場合は、信号（ｌｌａ） ｋそのままシフトレジス
タ０υに入力してもよいのであるが、そうするとバイポ
ーラ符号入力に重畳する雑音によって誤動作する場合が
あるので、第４、第５のＤフリップフロップθつ．０皺
とアンド回路０７Ｇが設けられる。
第６図は第４図の回路でバイポーラ符号入力に雑音が重
畳した場合の各部の信号波形を示す波形図であって、第
６図（ａ） 、 （ｂｌ Ｖｉそれぞれ第２図（ａ）。
畳した場合の各部の信号波形を示す波形図であって、第
６図（ａ） 、 （ｂｌ Ｖｉそれぞれ第２図（ａ）。
（ｂ）に相当するが、ｔ４ 時点にバイポーラ符号入力
に雑音が存在し、これが信号（２ａ）にもそのまま検出
されている例を示す。第６図（ｅ）は第２図（ｅ）と同
じく信号（６ａ）、第６図（ｆＯ）Ｕ第２図（ｆ）と同
一信号を表し、第６図（ｆｌ）Ｈ第６図（ｆＯ）の反転
信号、第６図（ｆ２）は第４のＤフリップフロップの出
力、第６図（ｈｌ）は信号（ｌｌａ）、第６図（ｈ２）
は信号（１３ａ）、第６図（ｈａ） ｆＪ倍信号１４ａ
） ｆ示す。 信号（ｌｌａ）でｌｄ ｔ４ 時点の雑
音を信号（２ａ）と誤認しているが、幅の狭い雑音は信
号（１３ａ）では信号（２ａ）と誤認されることがない
ので、誤って信号（１４ａ）が出力されることのない状
況を示している。
に雑音が存在し、これが信号（２ａ）にもそのまま検出
されている例を示す。第６図（ｅ）は第２図（ｅ）と同
じく信号（６ａ）、第６図（ｆＯ）Ｕ第２図（ｆ）と同
一信号を表し、第６図（ｆｌ）Ｈ第６図（ｆＯ）の反転
信号、第６図（ｆ２）は第４のＤフリップフロップの出
力、第６図（ｈｌ）は信号（ｌｌａ）、第６図（ｈ２）
は信号（１３ａ）、第６図（ｈａ） ｆＪ倍信号１４ａ
） ｆ示す。 信号（ｌｌａ）でｌｄ ｔ４ 時点の雑
音を信号（２ａ）と誤認しているが、幅の狭い雑音は信
号（１３ａ）では信号（２ａ）と誤認されることがない
ので、誤って信号（１４ａ）が出力されることのない状
況を示している。
なお、上記実施例では、バイポーラ符号への雑音の重畳
波形による誤動作防止としてＤフリップフロップ（２）
、 （１３１とアンド回路α４を用いているが、信号（
ｌｌａ）が所定回数論理「１」になったときにシフトレ
ジスタ◇！１９ｔｌ−介してリセットするようにしても
よい。また、上記実施例ではバイポーラ符号の復号回路
として説明したが、この発明の原理はベースバンドにお
ける信号がスプリットフェイズ符号、ＦＭ符号などであ
る場合にも適用できることは明らかである。
波形による誤動作防止としてＤフリップフロップ（２）
、 （１３１とアンド回路α４を用いているが、信号（
ｌｌａ）が所定回数論理「１」になったときにシフトレ
ジスタ◇！１９ｔｌ−介してリセットするようにしても
よい。また、上記実施例ではバイポーラ符号の復号回路
として説明したが、この発明の原理はベースバンドにお
ける信号がスプリットフェイズ符号、ＦＭ符号などであ
る場合にも適用できることは明らかである。
以上のようにこの発明によれば、タイミング信号極性反
転を検出しこれを正規の極性にリセットする手段を備え
たので、何等かの原因により、分周器の出力位相が正規
の位相から１８０°移相された場合にも、この移相全自
動的に修正することができ、バイポーラ符号の復号にお
けるビット誤りを最小にすることができる。
転を検出しこれを正規の極性にリセットする手段を備え
たので、何等かの原因により、分周器の出力位相が正規
の位相から１８０°移相された場合にも、この移相全自
動的に修正することができ、バイポーラ符号の復号にお
けるビット誤りを最小にすることができる。
第１図は従来の回路を示すブロック図、第２図は第１図
の各部の信号波形金示す波形図、第３図は第１図の回路
においてタイミング信号の極性反転が発生した場合を示
す波形図、第４図はこの発明の一実施例を示すブロック
図、第５図は第４図の回路で分周器の出力位相が反転し
た場合の各部の信号波形を示す波形図、第６図は第４図
の回路でバイポーラ符号入力に雑音が重畳した場合の各
部の信号波形を示す波形図である。 （２）・・・ＲＺ符号変換器、（３）・・・微分器、（
４）・・・クロック発振器、（５）・・・ディジタルビ
ット同期回路、（６）・・・分周器、（７）・・・第１
のＤフリップフロップ、（８）・・・第２のＤフリップ
フロップ、■・・・第３のＤフリップフロップ、０諺・
・・第４のＤフリップフロップ、（１３１・・・第５の
Ｄフリップフロップ、（１４・・・アンド回路、α９・
・・シフトレジスタ。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
の各部の信号波形金示す波形図、第３図は第１図の回路
においてタイミング信号の極性反転が発生した場合を示
す波形図、第４図はこの発明の一実施例を示すブロック
図、第５図は第４図の回路で分周器の出力位相が反転し
た場合の各部の信号波形を示す波形図、第６図は第４図
の回路でバイポーラ符号入力に雑音が重畳した場合の各
部の信号波形を示す波形図である。 （２）・・・ＲＺ符号変換器、（３）・・・微分器、（
４）・・・クロック発振器、（５）・・・ディジタルビ
ット同期回路、（６）・・・分周器、（７）・・・第１
のＤフリップフロップ、（８）・・・第２のＤフリップ
フロップ、■・・・第３のＤフリップフロップ、０諺・
・・第４のＤフリップフロップ、（１３１・・・第５の
Ｄフリップフロップ、（１４・・・アンド回路、α９・
・・シフトレジスタ。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
Claims (1)
- バイポーラ符号を入力してＲＺ符号に変換するＲＺ符号
変換器、このＲＺ符号変換器の出力信号の立上り点及び
立下り点でパルス電圧を出力する微分器、上記バイポー
ラ符号のビット周期のＩＡのパルス繰返し同期ヲ有する
パルス列を出力するクロック発振器、このクロック発振
器の出力パルスの立下り点を上記微分器の出力により同
期するディジタルピッ、ト同期回路、このディジタルビ
ット同期回路の出力周波数を係に分周する分周器、この
分周器の出力をその信号入力端子に入力し上記ディジタ
ルビット同期回路の出力をそのクロック入力端子に入力
する第１のＤフリップフロップ、この第１のＤフリップ
フロップの出力をそのクロック入力端子に入力し上記Ｒ
Ｚ符号変換器の出力をその信号入力端子に入力する第２
のＤフリップフロップ、上記ＲＺ符号変換器の出力をそ
の信号入力端子に入力し上記第１のＤフリップフロップ
の反転出力をそのクロック入力端子に入力する第３のＤ
フリップフロップ、上記第１のＤフリップフロップの反
転出力をその信号入力端子に入力し上記クロック発振器
の出力をそのクロック入力端子に入力する第４のＤフリ
ップフロップ、この第４のＤフリップフロップの出力を
そのクロック入力端子に入力し上記ＲＺ符号変換器の出
力をその信号入力端子に入力する第５のＤフリップフロ
ップ、この第５のＤフリップフロップの出力と上記第３
のＤフリップフロップの出力との論理積信号を所定時間
遅延した信号により上記分周器及び上記第１、第２、第
３、第４、第５のＤフリップフロップ全リセットする手
段金偏えたバイポーラ符号復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063383A JPS6051354A (ja) | 1983-08-30 | 1983-08-30 | バイポ−ラ符号復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063383A JPS6051354A (ja) | 1983-08-30 | 1983-08-30 | バイポ−ラ符号復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6051354A true JPS6051354A (ja) | 1985-03-22 |
Family
ID=15719141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16063383A Pending JPS6051354A (ja) | 1983-08-30 | 1983-08-30 | バイポ−ラ符号復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0524652A (ja) * | 1991-07-23 | 1993-02-02 | Matsushita Electric Works Ltd | 搬送装置 |
-
1983
- 1983-08-30 JP JP16063383A patent/JPS6051354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0524652A (ja) * | 1991-07-23 | 1993-02-02 | Matsushita Electric Works Ltd | 搬送装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3602828A (en) | Self-clocking detection system | |
| JPH05327788A (ja) | データ復調回路 | |
| JPS6051354A (ja) | バイポ−ラ符号復号回路 | |
| US4808970A (en) | Decoding device for CMI code | |
| JP3089962B2 (ja) | 二相符号化データの復号装置 | |
| JPS6135041A (ja) | デイジタル信号伝送装置 | |
| US4327442A (en) | Clock recovery device | |
| JPS6051353A (ja) | バイポ−ラ符号復号回路 | |
| JPS61239740A (ja) | 同期信号検出装置 | |
| JPS5922466A (ja) | バイ・フエ−ズ・デジタル変調信号の復調方法 | |
| JPH07202706A (ja) | パルス幅変調信号のディジタル信号への復調回路 | |
| JPH0272719A (ja) | スプリツトフエーズ復号回路 | |
| JPH0257395B2 (ja) | ||
| JPH0339950Y2 (ja) | ||
| JPS58129864A (ja) | 位相変調信号の復調装置 | |
| JPS58130642A (ja) | デ−タサンプリング回路 | |
| JPS6042957A (ja) | フレ−ム同期信号の検出回路 | |
| EP0534180A2 (en) | MSK signal demodulating circuit | |
| JPH0273724A (ja) | Ｃｍｉ復号化回路 | |
| JPH10135838A (ja) | Ｃｍｉ／ｎｒｚ変換回路 | |
| RU1823147C (ru) | Детектор фазоманипулированных сигналов | |
| JPS6211095Y2 (ja) | ||
| JPH0141056B2 (ja) | ||
| JPH0376060B2 (ja) | ||
| JPS62200876A (ja) | 垂直同期分離回路 |