JPS605075B2 - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明はＭＯＳ型半導体装置およびその製造方法に関
するものである。

従来、ＭＯＳ・ＦＥＴのソース・ドレィン間のチヤネル
を短くしたものとして、ＤＳＡ・ＭＯＢ・ＦＥＴが知ら
れている。

このＤＳＡは（Ｄｉｆｆ船ｉｏｎＳｅｌｆＡｌｉｇｎ）
の略語で、ソース・ドレイン間の実効的な相互配置が自
動的に決められる配置のうち、特に二重拡散を行なうこ
とによりソースとその外周辺に形成されるチャネルを作
る領域の幅、すなわち、ショートチャネルの最大幅を決
める方式である。例えば、第ＩＡ図ないし第ＩＤ図に示
すようにｎチャネルのＤＳＡ・ＭＯＳ・ＦＥＴは製造さ
れる。まず、第ＩＡ図のように、ｐ‐基板１‘こゲート
絶縁膜２およびゲート膜３を順次形成した後、ソース領
域を形成する窓より基板１と同導電型の不純物を拡散し
てｐ領域４を形成する。次に、第ＩＢ図に示すように、
ドレィン領域を形成するための開孔を設けてｎ＋拡散を
行ない、ソース領域５およびドレィン領域６を形成して
、チャネル部４をゲート絶縁膜３の直下まで押し出し拡
散を行なう。その後、第ＩＣ図のようにＣＶＤ・ＳｉＱ
のような保護層７を半導体表面全面に覆う。そして第Ｉ
Ｄ図のように、ソース’ドレィン，ゲート部にそれぞれ
関孔を設けた後に配線をすることにより、ｎチャネルＤ
ＳＡ・ＭＯＳ・ＦＥＴを形成する。しかしながら、この
場合、ソース領域５には、チャネル部４とは逆の高濃度
のソースが作られるため、不純物相互間のクーロン力、
格子欠陥に起因する押出し効果、半導体絶縁体界面特性
のばらつきなどの多くの不確定要素の発生により、ショ
ートチャネル部４の不純物濃度およびチャネル長の制御
を不確定なものにしていた。また、電気的特性面からみ
ても、チャネル部４がソース領域５の周縁全面に形成さ
れているため、ソース・ドレィン間の耐圧を下げるばか
りか、特にトランスフアゲートを形成する場合には、ソ
ース領域５と基板１間の空乏層の拡がりがおさえられる
ため、必要以上に容量を生じていた。したがって、この
発明の目的は、チャネル長の制御を容易なものとし、耐
圧を向上させるとともにソース・基板間の容量を低下さ
せたＭＯＳ型半導体装置およびその製造方法を提供する
ことである。

この発明の構成は次のようなものである。

まず、第１導電型の半導体基板の表面に拡散係数の小さ
い第２導電型不純物を拡散すると同時に半導体基板全面
に絶縁膜を形成する。次に、この絶縁膜のうちソース形
成領域以外の絶縁膜を感光性樹脂のマスク作用によりマ
スクし、ソース形成領域の絶縁膜をエッチング除去する
。上記絶縁膜を拡散用の拡散マスクとして半導体基板中
に基板と同導電型で基板の不純物濃度より高い不純物濃
度の第１導電型不純物を、半導体基板表面に拡散されて
いる第２の導電型不純物領域より深く拡散する。このと
きの拡散は、拡散マスクとした絶縁膜の開孔窓より充分
横方向に拡散されるよう深くする。この絶縁膜の下の拡
散領域がゲート領域となるものである。次に、拡散マス
クとした絶縁膜のドレィン形成領域以外を感光性樹脂に
よりマスクし、ドレィン形成領域の絶縁膜をエッチング
除去する。次に、上記絶縁膜をマスクとしてソース形成
領域およびドレィン形成領域をエッチング除去する。そ
のエッチング深さは、半導体基板と同導電型で基板より
高い不純物濃度で拡散した第１の導電型領域より深くし
、それによって基板より高不純物濃度で拡散された第１
の導電型領域はエッチング孔により貫通される。この貫
通時のエッチング孔は絶縁膜マスクで形成されるが、こ
の時のエッチング断面形状として絶縁膜マスク下に拡が
るサイドエッチは、できる限り小さく、絶縁膜マスクよ
り垂直エッチングされることが望ましい。この手法とし
て、ＣＦ４ガス等を利用したプラズマエッチング、ＣＦ
４ガス等のガスと電界を半導体基板にかけてエッチング
を行なうプラズマスパッタエッチング、イオンエッチン
グ等が効果的であり、市販されている装置では、日電バ
リアン社から「ドライエッチング装置」の名称で出され
ている装置が使用できる。これらの手法および装置を使
用することにより絶縁膜マスク下に拡がるサイドエッチ
を小さく押えることが可能である。このようにして垂直
エッチングされた関孔窓に第２の導電型不純物を含む多
結晶膜を埋め込む。埋め込み方法として、全面に多結晶
膜を形成し、さらに多結晶膜上より感光性樹脂等を全面
に塗布し、孔のような凹部には厚く、凸部には薄く膜を
形成し、酸素プラズマ等の方法で全面均一に灰化除去し
、凸部の感光性樹脂が除去された時点で灰化を中止し、
多結晶膜をエッチングする。半導体基板の関孔部が完全
に埋まる程度までエッチングを行なった時点で多結晶膜
のエッチングを中止する。次に感光性樹脂を完全に除去
した後、ゲート部となる領域の絶縁膜を除去し半導体基
板を清浄してゲート絶縁膜を形成する。このとき、第２
の導電型不純物を含んだ多結晶膜より半導体基板中に第
２導電型不純物が拡散され半導体基板と多結晶膜の接触
している半導体基板側に第２導電型領域が形成される。
次にソースおよびドレィン領域のコンタクトを得るため
にゲート絶縁膜をエッチングして開孔部を設ける。次に
半導体基板の全面に配線用金属膜を真空蒸着等の手段で
形成し、必要なソース電極、ゲート電極、ドレィン電極
を残して金属膜をエッチング除去する。次に表面安定化
のため、全面に低温堆積の絶縁膜を形成し、再度ソース
，ゲート，ドレィンの電極上の低温堆積の絶縁膜をエッ
チング除去し開孔部を設ける。第２Ａ図ないし第２Ｎ図
は、この発明の一実施例の製造方法の説明図である。

第２Ａ図では、ｐ‐型のＳｉ基板２１にｐ−型とは逆導
電型であるｎ型領域２２をｐ‐型のＳｉ基板２１の表面
に設ける。

ｎ型領域２２は、表面層に位置する必要性から拡散係数
の小さい不純物例えばヒ素（＄）等を拡散し、拡散と同
時に絶縁膜となるＳｉ０２膜２３を形成する。第２Ｂ図
では、Ｓｉ０２膜２３の一部をエッチングして関孔窓２
４を形成し、この関孔されたＳｉ基板２１にソース領域
を形成する。

第２Ｃ図では、Ｓｉ０２膜２３の開孔窓２４にゲート領
域となるｐ＋拡散層２５を形成する。

ゲート領域となるｐ＋拡散層２５は、Ｓｉ基板２１と同
導電型不純物例えばボロンＢ等の金属を半導体基板濃度
より高濃度に拡散したものである。第２Ｄ図では、ドレ
ィン領域を形成する準備としてＳｉ０２膜２３にドレィ
ン領域のための開孔窓２６を設ける。

この方法は、従来一般に使用されている写真蝕刻技術を
用いてＳｉ０２膜２３をフッ素酸系の液でエッチングす
るものである。第２Ｅ図では、Ｓｊ基板２１上に残され
たＳｉ０２膜２３をマスクとして、Ｓｉ基板２１に開孔
窓２７，２８を形成する。

この開孔窓２７，２８は、最近広く使用されているプラ
ズマエッチ等のドライエッチ技術でサイドエッチのない
エッチングを行なう。このエッチングはこの製造方法の
中で最も重要な工程であり、サイドエッチがある場合は
、Ｓｉ０２膜２３の下のゲート領域となるｐ十拡散層２
５がエッチングされる危険性がある。また、この開孔窓
２７の深さは、ゲート領域となるｐ＋拡散層２５を通過
してＳｉ基板２１まで達するものでなければならない。
第２Ｆ図は、Ｓｉ基板２１上の全面にｎ型不純物を含む
多結晶Ｓｉ膜２９を形成する。

このｎ型不純物を含む多結晶Ｓｉ膜２９は、Ｓｉ基板２
１表面に前もって拡散されているｎ型領域２２より高濃
度であり、多結晶Ｓｉ膜２９の厚さは、Ｓ；基板２１の
関孔窓２７，２８の深さと等しく形成する。第２Ｇ図で
は、Ｓｉ基板２１の全面にフオトレジスト３０をスピナ
−で凹部には厚く凸部には薄くなるように回転塗布する
。

この方法は、フオトレジストの粘度、スピナーの回転数
、回転時間等によって微妙に変化する。全面に塗布後、
酸素を含むガスブラズマ中に入れ全面を上部より灰化す
る。第２日図では、フオトレジスト３０を、酸素を含む
ガスプラズマ中に入れ灰化し、多結晶Ｓｉ膜２９の表面
まで除去する。

その結果、フオトレジスト３０は、凹部にわずか残るこ
とになる。この凹部のフオトレジスト３０の残りが少な
い場合は、再度フオトレジスト塗布してガスプラズマで
灰化し除去することによって厚いフオトレジストを残す
。次にこの凹部に残ったフオトレジスト３０をマスクと
して露出している多結晶Ｓｉ膜２９をエッチングする。
このエッチングは、フッ素酸系の溶液またはフレオンガ
ス系のガスプラズマで行なえるが、ガスプラズマによる
エッチングが望ましし、。第２１図は、ガスプラズマエ
ッチングにより多結晶Ｓｉ膜２９をＳｉ基板２１の高さ
までエッチングした状態の図である。

第２Ｊ図は、多結晶Ｓｉ膜２９上のフオトレジスト３０
を除去し、写真蝕刻技術によりゲート領域３１となる部
分のＳｉ０２膜２３を除去した図である。

第２Ｋ図では、酸化雰囲気中において、露出している多
結晶Ｓｉ膜２９上およびＳｉ基板２１上にゲートＳｉ０
２膜３２を形成する。

この時、ゲート領域のみでなく、ソース領域およびドレ
ィン領域にもＳｉ０２膜が形成される。また、ゲートＳ
ｉ０２膜３２が形成されるとき、多結晶Ｓｉ膜２９より
Ｓｉ基板２１にｎ型不純物が拡散され、Ｓｊ基板２１に
ｎ型領域３３が形成される。第２Ｌ図では、ソース領域
とドレィン領域にコンタクトを得るために開孔３４，３
５をエッチングにより形成する。

第２Ｍ図では、配線のための金属例えばアルミニウムを
義着し、写真蝕刻技術によりパターン出しし、ソース電
極３６，ゲート電極３７，ドレィン電極３８を分離形成
する。

第２Ｎ図では、表面安定化のためＣＶＤ・Ｓｉ０２膜３
９を全面に堆積し、再度ソース，ゲート，ドレィン電極
３６，３７，３８上にコンタクト用孔４０，４１，４２
を設ける。

以上のように、この発明によれば、従来の構造と比較し
てソース領域がＳｉ基板の内部まで形成されるため、実
質的な基板・ソース間の容量を減少でき、その結果、高
速化および消費電流の低減を図ることができる。

また、多結晶Ｓｉ層からＳｉ基板への拡散時間を変化さ
せることにより、さらにチャネル長を短かくすることが
可能となる。

【図面の簡単な説明】

第１【Ａ図ないし第ＩＤ図は従来のＤＳＡトランジスタ
の製造工程説明図、第２Ａ図ないし第２Ｎ図はこの発明
の−実施例の製造工程説明図である。 ２１・・・・・・Ｓｉ基板、２２・・…・ｎ型領域、２
３・・・・・・Ｓｉ０２膜、２４……開孔窓、２５……
〆拡散領域、２６・・・…関孔窓、２７，２８・・・・
・・開孔窓、２９・・・・・・多結晶Ｓｉ膜、３２・・
・・・・ゲートＳｉ０２膜、３３・・・・・・ｎ型領域
、３６・・・…ソース電極、３７・…・・ゲート電極。 第１図第２図 第２図

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板、この第１導電型の半導体
   基板の主面に形成された第２導電型の半導体領域、この
   第２導電型の半導体領を貫通するように形成された第１
   導電型の半導体領域、この第１導電型の半導体領域を貫
   通するように形成された高濃度の第２導電型の多結晶半
   導体領域、この多結晶半導体領域上に形成されたソース
   電極、および前記第１導電型の半導体領域上にゲート絶
   縁膜を介して形成されたゲート電極を備えたＭＯＳ型半
   導体装置。 ２ 第１導電型の半導体基板表面に第２導電型の低濃度
   不純物領域を形成してその上に絶縁膜を形成する工程、
   前記絶縁膜を選択除去して開孔窓を形成する工程、前記
   開孔窓から前記第２導電型の低濃度不純物領域よりも深
   く第１導電型の拡散領域を形成する工程、前記第１導電
   型の拡散領域を貫通するように前記半導体基板に凹部を
   形成する工程、前記凹部に高濃度の第２導電型の多結晶
   半導体層を埋め込む工程、および前記多結晶半導体層の
   高濃度の不純物を拡散することにより前記半導体基板中
   に高濃度の第２導電型の拡散領域を形成する工程を含む
   ＭＯＳ型半導体装置の製造方法。