JPS604628B2 - 偏向回路 - Google Patents
偏向回路Info
- Publication number
- JPS604628B2 JPS604628B2 JP55068403A JP6840380A JPS604628B2 JP S604628 B2 JPS604628 B2 JP S604628B2 JP 55068403 A JP55068403 A JP 55068403A JP 6840380 A JP6840380 A JP 6840380A JP S604628 B2 JPS604628 B2 JP S604628B2
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- current
- capacitor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
- H03K4/60—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth current is produced through an inductor
- H03K4/62—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth current is produced through an inductor using a semiconductor device operating as a switching device
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
- H04N3/22—Circuits for controlling dimensions, shape or centering of picture on screen
- H04N3/23—Distortion correction, e.g. for pincushion distortion correction, S-correction
- H04N3/233—Distortion correction, e.g. for pincushion distortion correction, S-correction using active elements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Details Of Television Scanning (AREA)
Description
【発明の詳細な説明】
この発明は、例えばテレビジョン受像機用の偏向回路に
関するものである。
関するものである。
殆んどのテレビジョン受像機で使用されている安定化電
源は、水平出力すなわちフライバック変成器の巻線の端
子から発生する電圧からテレビジョン受像機回路用の電
源電圧を作り出すことによってACライン本線を分離し
ている。
源は、水平出力すなわちフライバック変成器の巻線の端
子から発生する電圧からテレビジョン受像機回路用の電
源電圧を作り出すことによってACライン本線を分離し
ている。
このような装置では、すべての必要な電力は、水平偏向
と同期した電力の伝送に伴って巻線を通って流れる。安
定化されていない電圧源はフライバック変成器の1次巻
線に結合されている。安定化された電圧は通常甘露源電
圧あるいは水平リトレース・パルスの振幅となる。一般
に水平偏向回路は共振発振モードで動作するものである
。
と同期した電力の伝送に伴って巻線を通って流れる。安
定化されていない電圧源はフライバック変成器の1次巻
線に結合されている。安定化された電圧は通常甘露源電
圧あるいは水平リトレース・パルスの振幅となる。一般
に水平偏向回路は共振発振モードで動作するものである
。
トレース期間中、約半波の発振が水平偏向巻線とS成形
トレース・キャパシタとの間で起り、リトレース期間中
、残りの半波の発振が偏向巻線とりトレース・キヤパシ
タとの間で起る。またリトレース期間中、フライバック
変成器の巻線がリトレース・キャパシタの両端間に結合
され、水平偏向回路中の電力損失を補償する。従って、
フライバック変成器は水平リトレース回路の一部分とな
っている。フライバック変成器における電力あるいは負
荷の変動は水平リトレース時間に影響を与え、映像の幅
を変化させることになる。さらに、単に変化する負荷に
結合される電圧だけではなく、トレース時の整流によっ
て得られるすべての電圧も同時に変化する。トレース時
の整流電圧が現われる1つの端子に与えられる負荷はそ
のトレース時の整流されたすべての電圧に影響を与える
。フライバック変成器に負荷がか)るとデューブィ・サ
イクルも変化し、その結果、電力源の制御回路が特にリ
トレースあるいはトレース電圧の振幅のいずれかに影響
を与えるので(しかし同時に双方に影響を与えることは
ない)、2次電圧も変化する。
トレース・キャパシタとの間で起り、リトレース期間中
、残りの半波の発振が偏向巻線とりトレース・キヤパシ
タとの間で起る。またリトレース期間中、フライバック
変成器の巻線がリトレース・キャパシタの両端間に結合
され、水平偏向回路中の電力損失を補償する。従って、
フライバック変成器は水平リトレース回路の一部分とな
っている。フライバック変成器における電力あるいは負
荷の変動は水平リトレース時間に影響を与え、映像の幅
を変化させることになる。さらに、単に変化する負荷に
結合される電圧だけではなく、トレース時の整流によっ
て得られるすべての電圧も同時に変化する。トレース時
の整流電圧が現われる1つの端子に与えられる負荷はそ
のトレース時の整流されたすべての電圧に影響を与える
。フライバック変成器に負荷がか)るとデューブィ・サ
イクルも変化し、その結果、電力源の制御回路が特にリ
トレースあるいはトレース電圧の振幅のいずれかに影響
を与えるので(しかし同時に双方に影響を与えることは
ない)、2次電圧も変化する。
米国特許第4129806号明細書に示されているよう
に、一定の、しかも乱れのない映像を得るために、全て
の負荷変動を加算することによって左右ラスタ歪みを変
調する方法は、フライバック変成器のトレース時に取り
出される2次電圧が補償されないので、完全な解決法と
ならない。例えば、10ワットの音声増幅器の動作によ
って生じる大きな負荷変動は、左右ラスタ修正回路によ
ってはもはや修正することは不可能である。偏向巻線は
リトレース期間中、リトレース・キャパシタ回路網と共
振リトレース回路を構成する。
に、一定の、しかも乱れのない映像を得るために、全て
の負荷変動を加算することによって左右ラスタ歪みを変
調する方法は、フライバック変成器のトレース時に取り
出される2次電圧が補償されないので、完全な解決法と
ならない。例えば、10ワットの音声増幅器の動作によ
って生じる大きな負荷変動は、左右ラスタ修正回路によ
ってはもはや修正することは不可能である。偏向巻線は
リトレース期間中、リトレース・キャパシタ回路網と共
振リトレース回路を構成する。
上記の回路網の少なくとも一部分と並列にある回路は、
キャパシタ回路緩からリトレース・電流のある大きさを
制御可能に側路し、偏向回路のある選定された電流の大
きさを制御する。以下図を参照しつつこの発明を詳細に
説明する。
キャパシタ回路緩からリトレース・電流のある大きさを
制御可能に側路し、偏向回路のある選定された電流の大
きさを制御する。以下図を参照しつつこの発明を詳細に
説明する。
第1図は、この発明を実施したりトレース・パルス制御
を具えた安定化された水平偏向回路20を示している。
を具えた安定化された水平偏向回路20を示している。
非安定化電圧+Vは安定化電源回路21に結合されてい
る。電源回路21から得られる水平偏向と同期化された
ェネルギのパルスは、フライバック変成器22の水平出
力の1次巻線22aを経て各種のフライバック結合負荷
回路に供給される。安定化電源回路21は通常の設計に
よるもの、あるいは197母王11月29日にハフアー
ル氏(P.E.Haferl)が「安定化偏向回路(R
e鰍laにdDeHectionCircuit)」と
いう名称で米国において出願した米国特許出願第964
538号明細書、あるいは197g王3月7日にウオル
タ・ボリンガ氏(Waiter敗hringer)が同
じく米国において「安定化偏向装置(Re趣laにdD
eflectionS侭tem)」という名称で出願し
た米国特許出願第18361号明細書に示されているも
のと同様なものでよい。フライバック変成器の2次巻線
22bには、直列に結合されたトレース・キャパシタ2
5と水平偏向巻線26に結合されたトレース・スイッチ
24からなる水平力段23が結合されている。
る。電源回路21から得られる水平偏向と同期化された
ェネルギのパルスは、フライバック変成器22の水平出
力の1次巻線22aを経て各種のフライバック結合負荷
回路に供給される。安定化電源回路21は通常の設計に
よるもの、あるいは197母王11月29日にハフアー
ル氏(P.E.Haferl)が「安定化偏向回路(R
e鰍laにdDeHectionCircuit)」と
いう名称で米国において出願した米国特許出願第964
538号明細書、あるいは197g王3月7日にウオル
タ・ボリンガ氏(Waiter敗hringer)が同
じく米国において「安定化偏向装置(Re趣laにdD
eflectionS侭tem)」という名称で出願し
た米国特許出願第18361号明細書に示されているも
のと同様なものでよい。フライバック変成器の2次巻線
22bには、直列に結合されたトレース・キャパシタ2
5と水平偏向巻線26に結合されたトレース・スイッチ
24からなる水平力段23が結合されている。
トレース・スイッチ24は水平出力トランジスタ27と
このトランジスタ27のベースに結合されたダンパ・ダ
イオード28とからなっている。通常の水平発振器およ
び駆動回路29が水平周波数矩形波電圧をトランジスタ
27に結合して、トレース期間中このトランジスタ27
を導通させ、またこのトランジスタ27を遮断して水平
リトレースを開始させる。直流電流阻止キャパシタ30
は2次巻線22bに結合されている。フライバック2次
巻線22cの端子間に発生する電圧のIJトレース・パ
ルス部分はダイオード31によって整流され、キャパシ
タ32によって炉波され、音声および水平発振器のよう
な負荷回路用の電源電圧V.として使用される。
このトランジスタ27のベースに結合されたダンパ・ダ
イオード28とからなっている。通常の水平発振器およ
び駆動回路29が水平周波数矩形波電圧をトランジスタ
27に結合して、トレース期間中このトランジスタ27
を導通させ、またこのトランジスタ27を遮断して水平
リトレースを開始させる。直流電流阻止キャパシタ30
は2次巻線22bに結合されている。フライバック2次
巻線22cの端子間に発生する電圧のIJトレース・パ
ルス部分はダイオード31によって整流され、キャパシ
タ32によって炉波され、音声および水平発振器のよう
な負荷回路用の電源電圧V.として使用される。
フライバック2次巻線22dの端子間に発生する電圧の
トレース電圧部分はダイオード33によって整流され、
さらにキヤパシタ34によって炉波され、垂直偏向段お
よびビデオ段のような負荷回路に電源電圧Vsとして供
給される。高電圧フライバック巻線22eは高電圧回路
35に供給され、端子Uにアルタ加速電圧を発生する。
第2図aおよびbに示すように、水平トレース期間中、
時刻ら前および時刻t6後にトレース・スイッチ24に
向けて水平偏向電流i26を鏡歯状電流i28として流
通させる。
トレース電圧部分はダイオード33によって整流され、
さらにキヤパシタ34によって炉波され、垂直偏向段お
よびビデオ段のような負荷回路に電源電圧Vsとして供
給される。高電圧フライバック巻線22eは高電圧回路
35に供給され、端子Uにアルタ加速電圧を発生する。
第2図aおよびbに示すように、水平トレース期間中、
時刻ら前および時刻t6後にトレース・スイッチ24に
向けて水平偏向電流i26を鏡歯状電流i28として流
通させる。
時刻t2の近くでトレース・スイッチ24は開回路とな
る。水平偏向巻線26はリトレース・キャパシタンス回
路網52と共振リトレース回路51を形成する。リトレ
ース・キャパシタンス回路網52は一部は直列結合され
たキヤパシタ36および37からなっている。共振リト
レース期間t2−t6の期間中、偏向電流i26はリト
レース偏向電流i36としてリトレース・キャパシタ3
6に流れる。ピーク電圧がVPのリトレース・パルス電
圧V5,は水平出力トランジスタ27のコレクタである
トレース・スイッチ24の両端間に発生する。共振リト
レース回路51のリトレース周波数左(TR‘まIJ卜
いス持続期間)‘ま部分的幅向巻線26に結合された実
効リトレース・キャパシタンスによって決定される。
る。水平偏向巻線26はリトレース・キャパシタンス回
路網52と共振リトレース回路51を形成する。リトレ
ース・キャパシタンス回路網52は一部は直列結合され
たキヤパシタ36および37からなっている。共振リト
レース期間t2−t6の期間中、偏向電流i26はリト
レース偏向電流i36としてリトレース・キャパシタ3
6に流れる。ピーク電圧がVPのリトレース・パルス電
圧V5,は水平出力トランジスタ27のコレクタである
トレース・スイッチ24の両端間に発生する。共振リト
レース回路51のリトレース周波数左(TR‘まIJ卜
いス持続期間)‘ま部分的幅向巻線26に結合された実
効リトレース・キャパシタンスによって決定される。
全リトレース期間にわたつてリトレース・キヤパシタ3
7がトレース・キヤパシタ36と直列にあると、リトレ
ース期間はそれによって短縮される。例えば全リトレー
ス期間中キャパシタ37をアースに短絡することによっ
てリトレース・キヤパシタ37がリトレース電流すなわ
ち電荷を蓄積するのが阻止されると、リトレース持続期
間は最大値となる。リトレース持続期間すなわちリトレ
−ス・パルスV5,の幅を制御すると、安定化偏向回路
2Mこ関連する多くの量あるいはパラメータを制御する
ことができる。
7がトレース・キヤパシタ36と直列にあると、リトレ
ース期間はそれによって短縮される。例えば全リトレー
ス期間中キャパシタ37をアースに短絡することによっ
てリトレース・キヤパシタ37がリトレース電流すなわ
ち電荷を蓄積するのが阻止されると、リトレース持続期
間は最大値となる。リトレース持続期間すなわちリトレ
−ス・パルスV5,の幅を制御すると、安定化偏向回路
2Mこ関連する多くの量あるいはパラメータを制御する
ことができる。
例えば、トレース・キヤパシタ25の端子間の直流トレ
ース電圧VTは、第2図aの点線53によって示すよう
に、トレース・スイッチ24の両端間の電圧V24の直
流値すなわち平均値に等しい。偏向電流の振幅IPPは
トレース電圧VTの一部分の関数となっている。ピーク
・リトレース・パルス電圧VPを安定化された一定値に
維持してリトレース・パルス期間を増大させると、VT
が上昇し、偏向電流の振幅は大きくなる。2次巻線22
bの両端間の電圧は第2図aの波形に似た波形であるが
、ACゼロ・レベルは線53と一致している。
ース電圧VTは、第2図aの点線53によって示すよう
に、トレース・スイッチ24の両端間の電圧V24の直
流値すなわち平均値に等しい。偏向電流の振幅IPPは
トレース電圧VTの一部分の関数となっている。ピーク
・リトレース・パルス電圧VPを安定化された一定値に
維持してリトレース・パルス期間を増大させると、VT
が上昇し、偏向電流の振幅は大きくなる。2次巻線22
bの両端間の電圧は第2図aの波形に似た波形であるが
、ACゼロ・レベルは線53と一致している。
すなわち、基準端子として巻線22bの黒点の付されて
いない端子をとると、負のトレース電圧−VTがトレー
ス期間中巻線の端子間に発生し「正のりトレース電圧V
Rがリトレ−ス期間中発生し、VT十VR=VPとなる
。電流i22が巻線22bに流れる。リトレース・パル
ス期間すなわちパルス幅の変調はトレース電圧VTおよ
びリトレース電圧VRの双方を変調し、線53の上下に
ある波形V24の面積を等しくする。それはィンダク夕
あるいは変成器の巻線の端子間には正味電圧あるいは直
流電圧は保持されないからである。トレースおよびリト
レース電圧の変調によって、端子Uにおけるアルタ電圧
と同様にトレースおよびリトレース整流電圧Vsおよび
Vrの変調も生ずる。
いない端子をとると、負のトレース電圧−VTがトレー
ス期間中巻線の端子間に発生し「正のりトレース電圧V
Rがリトレ−ス期間中発生し、VT十VR=VPとなる
。電流i22が巻線22bに流れる。リトレース・パル
ス期間すなわちパルス幅の変調はトレース電圧VTおよ
びリトレース電圧VRの双方を変調し、線53の上下に
ある波形V24の面積を等しくする。それはィンダク夕
あるいは変成器の巻線の端子間には正味電圧あるいは直
流電圧は保持されないからである。トレースおよびリト
レース電圧の変調によって、端子Uにおけるアルタ電圧
と同様にトレースおよびリトレース整流電圧Vsおよび
Vrの変調も生ずる。
安定化されるべき量が例えばトレース電圧VTであれば
、あらゆるリトレース・パルス期間の変調はパルス振幅
VPを変調し、フライバック変成器の巻線の端子間のり
トレース電圧VRを変調する。
、あらゆるリトレース・パルス期間の変調はパルス振幅
VPを変調し、フライバック変成器の巻線の端子間のり
トレース電圧VRを変調する。
偏向電流の振幅は、トレース電圧Vrがトレース・スイ
ッチ24の作用によって偏向巻線26の端子間に結合さ
れるトレース期間の増加あるいは減少による比較的小さ
な変動以外に実質的に変化してはならない。リトレース
期間を制御するには、キヤパシタンス回路網52に関連
する実効キャパシタンスが可制御的に変化させられる。
ッチ24の作用によって偏向巻線26の端子間に結合さ
れるトレース期間の増加あるいは減少による比較的小さ
な変動以外に実質的に変化してはならない。リトレース
期間を制御するには、キヤパシタンス回路網52に関連
する実効キャパシタンスが可制御的に変化させられる。
リトレース電流分路回路54がリトレース・キヤパシタ
37の端子間に結合されている。電流分路回路54はダ
イオード38および39,ITRあるいはSCR41と
反対極性で並列接続されたダイオード42とからなる可
制御双方向導通スイッチ40からなっている。ダイオー
ド38の陰極とダイオード39の陽極は、リトレース・
キャパシタ36と37との接続点端子55に結合されて
いる。SCR41の陽極は端子501こおいてダイオー
ド39の陰極に結合されている。スイッチ40の端子間
にはキヤパシタ44とィンダクタ45とからなる共振転
流回路43が結合されている。スイッチ40の端子間に
はまた抵抗器46とキャパシタ47とからなる緩衝回路
が結合されている。リトレース・キャパシタ36を通っ
て端子55に流れ込むリトレース・電流、i36は、リ
トレース・キャパシタ37を通って流れるリトレース電
流i37とりトレース分路回路54に流れ込むリトレー
ス分路すなわちバイパス電流isの2つの電流に分割さ
れる。
37の端子間に結合されている。電流分路回路54はダ
イオード38および39,ITRあるいはSCR41と
反対極性で並列接続されたダイオード42とからなる可
制御双方向導通スイッチ40からなっている。ダイオー
ド38の陰極とダイオード39の陽極は、リトレース・
キャパシタ36と37との接続点端子55に結合されて
いる。SCR41の陽極は端子501こおいてダイオー
ド39の陰極に結合されている。スイッチ40の端子間
にはキヤパシタ44とィンダクタ45とからなる共振転
流回路43が結合されている。スイッチ40の端子間に
はまた抵抗器46とキャパシタ47とからなる緩衝回路
が結合されている。リトレース・キャパシタ36を通っ
て端子55に流れ込むリトレース・電流、i36は、リ
トレース・キャパシタ37を通って流れるリトレース電
流i37とりトレース分路回路54に流れ込むリトレー
ス分路すなわちバイパス電流isの2つの電流に分割さ
れる。
リトレース電流i36およびi37はそれぞれキャパシ
タ36および37を通って流れるので、これらの電流は
AC電流のみで、DC電流成分を含んでいない。従って
、分路電流jsもまたAC電流のみである。分路電流i
sの正部分i39は第1の分路であるダイオード39を
通ってのみ流れることができ、一方負の部分i38は第
2の分路であるダイオード38を通ってのみ流れること
ができる。従って、ダイオード39を流れる正電流ら9
によってリトレース・キャパシタ37から分路される全
負荷(アンペア秒)は、ダイオード38を流れる負電流
i38によって端子55に戻される全電荷に等しくなけ
ればならない。ダイオード39を通って端子5川こ流れ
込む正電流i39は、キャパシタ44を通って流れる転
流電流i43とスイッチ40を通って流れるスイッチ電
流i4oの2つの電流に分割される。
タ36および37を通って流れるので、これらの電流は
AC電流のみで、DC電流成分を含んでいない。従って
、分路電流jsもまたAC電流のみである。分路電流i
sの正部分i39は第1の分路であるダイオード39を
通ってのみ流れることができ、一方負の部分i38は第
2の分路であるダイオード38を通ってのみ流れること
ができる。従って、ダイオード39を流れる正電流ら9
によってリトレース・キャパシタ37から分路される全
負荷(アンペア秒)は、ダイオード38を流れる負電流
i38によって端子55に戻される全電荷に等しくなけ
ればならない。ダイオード39を通って端子5川こ流れ
込む正電流i39は、キャパシタ44を通って流れる転
流電流i43とスイッチ40を通って流れるスイッチ電
流i4oの2つの電流に分割される。
転流電流i43もまたAC電流のみである。従って、ダ
イオード39を流れる電流i39のDC電流成分1。c
はスイッチ電流iqoのDC電流成分locと同じよう
にスイッチ40を通って流れなければならない。リトレ
ース・パルス期間は、電流分路回路54によってリトレ
ース・キャパシタ37の実効キャパシタンスを制御する
ことによって制御される。
イオード39を流れる電流i39のDC電流成分1。c
はスイッチ電流iqoのDC電流成分locと同じよう
にスイッチ40を通って流れなければならない。リトレ
ース・パルス期間は、電流分路回路54によってリトレ
ース・キャパシタ37の実効キャパシタンスを制御する
ことによって制御される。
リトレース・キャパシ夕37から分略する電流isを多
くすると、すなわち分路する電荷の量を多くすると、リ
トレース・キャパシタ37の見掛けのキャパシタンスが
大きくなり、共振リトレース回路51に関連する実効キ
ヤパシタンスが大きくなってリトレース・パルス幅が増
大する。全リトレース電流がリトレース・キャパシタ3
7から分路され、リトレース・キャパシタンスが最大と
なり、このリトレース・キャパシタ37が短絡回路とみ
なせるときに、最大のリトレース・パルス幅が得られる
。リトレース・キャパシタ37から分路される電荷の量
は、スイッチ40を通って流れるDC電流成分1。
くすると、すなわち分路する電荷の量を多くすると、リ
トレース・キャパシタ37の見掛けのキャパシタンスが
大きくなり、共振リトレース回路51に関連する実効キ
ヤパシタンスが大きくなってリトレース・パルス幅が増
大する。全リトレース電流がリトレース・キャパシタ3
7から分路され、リトレース・キャパシタンスが最大と
なり、このリトレース・キャパシタ37が短絡回路とみ
なせるときに、最大のリトレース・パルス幅が得られる
。リトレース・キャパシタ37から分路される電荷の量
は、スイッチ40を通って流れるDC電流成分1。
cを制御することによって制御される。ゲート制御回路
48は、各水平トレース期間中に可変位相遅延ゲート信
号をSCR41に供給する。偏向回路20の付勢後、初
期ターンオン期間中、非充露転流キヤパシタ44はダイ
オード39を経てリトレース・キャパシタ37の端子間
に発生するピーク・リトレース電圧に充電される。この
初期期間中、ダイオード39はピーク検波器あるいは整
流器として動作する。転流回路43の共振周波数は水平
リトレース周撒布側潔いなる紬こ選熟れ小る。
48は、各水平トレース期間中に可変位相遅延ゲート信
号をSCR41に供給する。偏向回路20の付勢後、初
期ターンオン期間中、非充露転流キヤパシタ44はダイ
オード39を経てリトレース・キャパシタ37の端子間
に発生するピーク・リトレース電圧に充電される。この
初期期間中、ダイオード39はピーク検波器あるいは整
流器として動作する。転流回路43の共振周波数は水平
リトレース周撒布側潔いなる紬こ選熟れ小る。
第2図eおよびfの時刻ら以前の時点でスイッチ40を
ターンオンする制御回路48からのゲート・パルス40
gについて考えてみる。この場合、期間to−t3は2
rRすなわちリトレース期間の2倍に等しくされている
。第2図eおよびfには示されていないが、転流電流j
43の共振による発振電流の全サイクルはトレース期間
中で完結する。ITRあるいはスイッチ40は、リトレ
ースの開始時点t2の以前に電流i43の転流によって
オフ状態すなわち非導適状態とされる。抵抗性損失を無
視すれば、発振の停止後キャパシタ44はほぼそのピー
ク値にまで再充電される。リトレース期間中、ダイオー
ド38およびダイオード39は共に順バイアスされない
ので、分路電流は流れない。
ターンオンする制御回路48からのゲート・パルス40
gについて考えてみる。この場合、期間to−t3は2
rRすなわちリトレース期間の2倍に等しくされている
。第2図eおよびfには示されていないが、転流電流j
43の共振による発振電流の全サイクルはトレース期間
中で完結する。ITRあるいはスイッチ40は、リトレ
ースの開始時点t2の以前に電流i43の転流によって
オフ状態すなわち非導適状態とされる。抵抗性損失を無
視すれば、発振の停止後キャパシタ44はほぼそのピー
ク値にまで再充電される。リトレース期間中、ダイオー
ド38およびダイオード39は共に順バイアスされない
ので、分路電流は流れない。
すべてのIJトレース偏向電流i礎はリトレース電流i
37としてリトレース・キャパシタ37に流れ込む。リ
トレース・キヤパシタ37は全リトレース期間中、共振
リトレース回路の一部となっており、回路網52のリト
レース・キャパシタンスは最小になり、リトレース・パ
ルス幅も最小になる。次に制御回路48について考察す
る。
37としてリトレース・キャパシタ37に流れ込む。リ
トレース・キヤパシタ37は全リトレース期間中、共振
リトレース回路の一部となっており、回路網52のリト
レース・キャパシタンスは最小になり、リトレース・パ
ルス幅も最小になる。次に制御回路48について考察す
る。
制御回路48は、第2図eに示すように時刻ら後でt,
においてスイッチ40を導通状態にゲートする。転流露
流i簿はt2におけるリトレースの開始前には発振の1
サイクルを完結していない。時刻t2の近くでトレース
・スイッチ24はターンオフし、リトレース電流i36
は端子55に流れ込む。ダイオード39およびスイッチ
40が分路電流isを導通させるときには端子55はほ
ぼアース電位にある。時刻t2の僅かに後に、スイッチ
40からの負のスイッチ電流i4oを超える充分な正分
路電流i39が端子50‘こ流れ込む。スイッチ40は
時刻t2の僅かに後に転流によってオフすなわち非導適
状態となる。そこで第2図d,e,fに示すように、時
刻t2の後に電流i43に等しい正の分路電流i39が
転流電流i偽として流れる。時刻t4の近くで、第2図
d,fに示すように転流回路43のキャパシタ44をピ
ーク電圧V婚に再充電する。これは第2図hに分路スイ
ッチ電圧V4oとして示されている。時刻t2のいまら
〈後に、スイッチ電圧は実質的に電圧レベルVぷこ等し
くなる。リトレース・キャパシタ37を通って流れるリ
トレース偏向電流i幻は、端子55に流れ込むリトレー
ス偏向電流i36から分路電流isから差引し、た値に
等しくなる。
においてスイッチ40を導通状態にゲートする。転流露
流i簿はt2におけるリトレースの開始前には発振の1
サイクルを完結していない。時刻t2の近くでトレース
・スイッチ24はターンオフし、リトレース電流i36
は端子55に流れ込む。ダイオード39およびスイッチ
40が分路電流isを導通させるときには端子55はほ
ぼアース電位にある。時刻t2の僅かに後に、スイッチ
40からの負のスイッチ電流i4oを超える充分な正分
路電流i39が端子50‘こ流れ込む。スイッチ40は
時刻t2の僅かに後に転流によってオフすなわち非導適
状態となる。そこで第2図d,e,fに示すように、時
刻t2の後に電流i43に等しい正の分路電流i39が
転流電流i偽として流れる。時刻t4の近くで、第2図
d,fに示すように転流回路43のキャパシタ44をピ
ーク電圧V婚に再充電する。これは第2図hに分路スイ
ッチ電圧V4oとして示されている。時刻t2のいまら
〈後に、スイッチ電圧は実質的に電圧レベルVぷこ等し
くなる。リトレース・キャパシタ37を通って流れるリ
トレース偏向電流i幻は、端子55に流れ込むリトレー
ス偏向電流i36から分路電流isから差引し、た値に
等しくなる。
従って、第2図cおよびdに示すように、電流i37は
、偏向電流i26が方向を反転するりトレースの中心で
あるほぼ時刻t4を経て正電流成分i37pと等しくな
る。第2図gにキヤパシタ37の端子間の電圧V37と
して示すように、電流iのは時刻t4でピーク電圧V,
に充電される。リトレース偏向電流i37は時刻t4−
t5間の負電流成分i純に等しい。時刻t5で、第2図
gに示すようにリトレース・キャパシタ37は完全に放
電され、電圧V37は反対極性をとろうとする。
、偏向電流i26が方向を反転するりトレースの中心で
あるほぼ時刻t4を経て正電流成分i37pと等しくな
る。第2図gにキヤパシタ37の端子間の電圧V37と
して示すように、電流iのは時刻t4でピーク電圧V,
に充電される。リトレース偏向電流i37は時刻t4−
t5間の負電流成分i純に等しい。時刻t5で、第2図
gに示すようにリトレース・キャパシタ37は完全に放
電され、電圧V37は反対極性をとろうとする。
ダイオード38は順バイアスされ、リトレース・キヤパ
シタ37を短絡し、リトレース電流i37が流れるのを
停止させる。分路電流isは第2図dに示すように電流
一i斑として再度流れ、リトレース・キャパシタ36の
放電を完結する。時刻t6でリトレース・パルスV5,
は0に等しくなり、トレース・スイッチ24のダンパ・
ダイオード28は次のトレ−ス期間中トレース電流i班
を導通させる。スイッチ40のターンオンの位相は時刻
ちまで遅らされているから、スイッチ電流i4。
シタ37を短絡し、リトレース電流i37が流れるのを
停止させる。分路電流isは第2図dに示すように電流
一i斑として再度流れ、リトレース・キャパシタ36の
放電を完結する。時刻t6でリトレース・パルスV5,
は0に等しくなり、トレース・スイッチ24のダンパ・
ダイオード28は次のトレ−ス期間中トレース電流i班
を導通させる。スイッチ40のターンオンの位相は時刻
ちまで遅らされているから、スイッチ電流i4。
としてスイッチ40を流れる転流電流i43が発振の1
サイクル全部にわたって流れるのが阻止される。転流キ
ャパシタ44は、転流電流の発振の開始時刻t,の以前
に充電されていた初期電圧V43にスイッチを経て再充
電されるのが阻止される。スイッチ電流i4oの平均値
は0ではなく、第2図eに示すようにスイッチ40を経
てキヤパシタ44が放電するときの値を示すDC電流成
分の値1。cとなる。リトレース期間中、分路スイッチ
4川ま非導通状態で、キャパシタ44の正の再充電電流
は正の分路電流i39によって与えられる。従って、第
2図dに示すように電流i39もlocのDC電流成分
を持っていなければならない。前述のように、全分路電
流isは、DC電流成分を持つことができないので、負
の分路電流−i38は同じDC電流成分の大きさ、すな
わち一locを持っていなければならない。すなわち、
リトレース・キヤパシタ37から分路されるi39より
下の斜線を施こした面積によって表わされる全電荷qp
は、負電流−i38によって端子55に戻される全電荷
qnに等しくなければならない。スイッチ4川こよって
転流キャパシタ44の放電の程度を制御することによっ
て、リトレースの開始時に、スイッチ電流j4。
サイクル全部にわたって流れるのが阻止される。転流キ
ャパシタ44は、転流電流の発振の開始時刻t,の以前
に充電されていた初期電圧V43にスイッチを経て再充
電されるのが阻止される。スイッチ電流i4oの平均値
は0ではなく、第2図eに示すようにスイッチ40を経
てキヤパシタ44が放電するときの値を示すDC電流成
分の値1。cとなる。リトレース期間中、分路スイッチ
4川ま非導通状態で、キャパシタ44の正の再充電電流
は正の分路電流i39によって与えられる。従って、第
2図dに示すように電流i39もlocのDC電流成分
を持っていなければならない。前述のように、全分路電
流isは、DC電流成分を持つことができないので、負
の分路電流−i38は同じDC電流成分の大きさ、すな
わち一locを持っていなければならない。すなわち、
リトレース・キヤパシタ37から分路されるi39より
下の斜線を施こした面積によって表わされる全電荷qp
は、負電流−i38によって端子55に戻される全電荷
qnに等しくなければならない。スイッチ4川こよって
転流キャパシタ44の放電の程度を制御することによっ
て、リトレースの開始時に、スイッチ電流j4。
のDC電流成分によって代表されるように、リトレース
・キャパシタ37から分路される電荷の量も制御される
。トレース期間内において、スイッチ40がターンオン
する時点の位相遅れを増大させることによって、リトレ
ース・キャパシタ37から分略される電荷を多くすると
、リトレース・キヤパシタ37の見掛けの容量値つまり
実効容量値は増大し、パルスの高さすなわちピーク電圧
VPが一定に維持されると仮定したとき、リトレース・
パルスV5,の持続時間は増大する。従って、スイッチ
40が時刻toよりも前の時点でターンオンし、分路電
流isが全く流れない場合に比して、スイッチ40が時
刻t,でターンオンしたときは、リトレース・パルスV
5,のパルス幅は広くなる。フライバック変成器の巻線
22fの端子間に発生する電圧を第1図の安定化電源2
1に帰還することにより、リトレース・パルスの振幅V
Pは一定に保たれる。リトレース・パルスの幅をさらに
大きくするためには、分路スイッチ40のターンオンの
時点を、前述の時刻t,よりもさらに後の時刻t,′ま
で遅延させればよい。
・キャパシタ37から分路される電荷の量も制御される
。トレース期間内において、スイッチ40がターンオン
する時点の位相遅れを増大させることによって、リトレ
ース・キャパシタ37から分略される電荷を多くすると
、リトレース・キヤパシタ37の見掛けの容量値つまり
実効容量値は増大し、パルスの高さすなわちピーク電圧
VPが一定に維持されると仮定したとき、リトレース・
パルスV5,の持続時間は増大する。従って、スイッチ
40が時刻toよりも前の時点でターンオンし、分路電
流isが全く流れない場合に比して、スイッチ40が時
刻t,でターンオンしたときは、リトレース・パルスV
5,のパルス幅は広くなる。フライバック変成器の巻線
22fの端子間に発生する電圧を第1図の安定化電源2
1に帰還することにより、リトレース・パルスの振幅V
Pは一定に保たれる。リトレース・パルスの幅をさらに
大きくするためには、分路スイッチ40のターンオンの
時点を、前述の時刻t,よりもさらに後の時刻t,′ま
で遅延させればよい。
第2図の右側の波形a′〜h′はこの状態を示している
。第2図e′およびf′‘こ示すように、発振の1サイ
クル全部が前に述べた状態で完結するよりも、リトレー
スが時刻ら′で始まる前に発振の1サイクル以下の部分
が終了するように転流電流i43が流通させられる。キ
ャパシタ44は負極性の電圧に充電されていても、この
転流キャパシ外ま前の状態よりもさらに放電される。第
2図e′およびh′に示すように、リトレースの開始前
に転流キャパシタ44の再充電が行なわれるとすれば、
この場合は再充電DC電流成分1。c′は転流キヤパシ
タ44を正に再充電するために必要となる。スイッチ4
0がターンオンする位相は時刻t,′にまで遅れている
ので、第2図e′に示す右側のDC電流成分loc′は
eに示す左側のDC電流成分よりも大きくなっている。
キャパシタ44を再充電するのに必要とする正分路電流
i39は第2図d′にに示すように大である。従って、
リトレース・キヤバシタ37から分略される正電荷qp
′も大きくなり、またキャパシタ37から分路される負
電荷qn′も大きくなり、同様にダイオード38から端
子55を経てリトレース・キヤパシタ36に流れ込む負
電流i鑓も大きくなる。分路電流isが大きくなるので
、第2図c′に示すようにリトレース偏向電流i37は
小さくなる。
。第2図e′およびf′‘こ示すように、発振の1サイ
クル全部が前に述べた状態で完結するよりも、リトレー
スが時刻ら′で始まる前に発振の1サイクル以下の部分
が終了するように転流電流i43が流通させられる。キ
ャパシタ44は負極性の電圧に充電されていても、この
転流キャパシ外ま前の状態よりもさらに放電される。第
2図e′およびh′に示すように、リトレースの開始前
に転流キャパシタ44の再充電が行なわれるとすれば、
この場合は再充電DC電流成分1。c′は転流キヤパシ
タ44を正に再充電するために必要となる。スイッチ4
0がターンオンする位相は時刻t,′にまで遅れている
ので、第2図e′に示す右側のDC電流成分loc′は
eに示す左側のDC電流成分よりも大きくなっている。
キャパシタ44を再充電するのに必要とする正分路電流
i39は第2図d′にに示すように大である。従って、
リトレース・キヤバシタ37から分略される正電荷qp
′も大きくなり、またキャパシタ37から分路される負
電荷qn′も大きくなり、同様にダイオード38から端
子55を経てリトレース・キヤパシタ36に流れ込む負
電流i鑓も大きくなる。分路電流isが大きくなるので
、第2図c′に示すようにリトレース偏向電流i37は
小さくなる。
リトレース・キャパシタ37の両端に現われるピーク・
リトレース電圧V,′は第2図gに示すように4・さく
なる。リトレース電圧V,′は、第2図c′およびgに
示すように、時刻し′におけるトレースの中心より前に
リトレース電流i37が反転する時刻ら′でピークに達
する。第2図c′,d′,g′に示すように、リトレー
ス・キヤパシタ37の電圧が0になる時刻ら′でダイオ
ード38は導通し始める。パルス電圧V5,′で示すよ
うに、時刻t6′で共振リトレースは終了する。リトレ
ース・キャパシタ37からより多くの正電荷qp′およ
び負電荷qn′が分路されるので、偏向巻線26に結合
される見掛けのIJトレース・キャパシタンスつまり実
効キャパシタンスは増大し、それによってリトレース・
パルス幅は第2図a,a′に示すように期間ら−t6の
TRから期間ら′−t6′のTR′に増大する。
リトレース電圧V,′は第2図gに示すように4・さく
なる。リトレース電圧V,′は、第2図c′およびgに
示すように、時刻し′におけるトレースの中心より前に
リトレース電流i37が反転する時刻ら′でピークに達
する。第2図c′,d′,g′に示すように、リトレー
ス・キヤパシタ37の電圧が0になる時刻ら′でダイオ
ード38は導通し始める。パルス電圧V5,′で示すよ
うに、時刻t6′で共振リトレースは終了する。リトレ
ース・キャパシタ37からより多くの正電荷qp′およ
び負電荷qn′が分路されるので、偏向巻線26に結合
される見掛けのIJトレース・キャパシタンスつまり実
効キャパシタンスは増大し、それによってリトレース・
パルス幅は第2図a,a′に示すように期間ら−t6の
TRから期間ら′−t6′のTR′に増大する。
上記の説明の他に、リトレース・キャパシタ37の両端
間の電圧V37がリトレース偏向電流i36の急速な反
転を助けるので、キャパシタ37からより多くの電流が
分路されて、そのキャパシタ37の端子間の電圧を低下
させ、それによって電流の反転を遅くし、リトレース・
パルス幅を広くする、と見ることもできる。安定化電源
21は例えばVPあるいはVRのいずれかの大きさを制
御する。
間の電圧V37がリトレース偏向電流i36の急速な反
転を助けるので、キャパシタ37からより多くの電流が
分路されて、そのキャパシタ37の端子間の電圧を低下
させ、それによって電流の反転を遅くし、リトレース・
パルス幅を広くする、と見ることもできる。安定化電源
21は例えばVPあるいはVRのいずれかの大きさを制
御する。
分路スイッチ40のターンオンの時点を制御することに
よって、リトレース・パルス幅を独立して制御すること
ができ、それによって例えばトレース電圧VTのような
他の電圧を制御することができる。さらにパルス幅を制
御することによって、他のパラメータを制御することも
できる。例えば、安定化電源21によってリトレース・
パルスV′5,が一定の振幅VPに維持されていると、
パルス幅を大きくすることによりトレース・キャパシタ
25の端子間のトレース電圧を第2図a′の線53によ
って示すようにVT′に引上げることができる。リトレ
ース電圧が高くなると、第2図a′,b′に示すように
、偏向電流1礎のピーク・ピーク値を1′PPのように
増大することができる。従って、分路スイッチ40の導
通を制御してリトレース・パルスの持続時間を制御する
ことにより映像の幅を制御することができる。SCR4
1のターンオン時点を垂直周波数のパラボラで変化させ
ることによりピーク・ピーク偏向電流IPPを垂直周波
数でパラボラ状に変化させ、それによってラスタの左右
修正を行なうことができる。リトレース・パルス幅の負
荷回路による変調は補償される。
よって、リトレース・パルス幅を独立して制御すること
ができ、それによって例えばトレース電圧VTのような
他の電圧を制御することができる。さらにパルス幅を制
御することによって、他のパラメータを制御することも
できる。例えば、安定化電源21によってリトレース・
パルスV′5,が一定の振幅VPに維持されていると、
パルス幅を大きくすることによりトレース・キャパシタ
25の端子間のトレース電圧を第2図a′の線53によ
って示すようにVT′に引上げることができる。リトレ
ース電圧が高くなると、第2図a′,b′に示すように
、偏向電流1礎のピーク・ピーク値を1′PPのように
増大することができる。従って、分路スイッチ40の導
通を制御してリトレース・パルスの持続時間を制御する
ことにより映像の幅を制御することができる。SCR4
1のターンオン時点を垂直周波数のパラボラで変化させ
ることによりピーク・ピーク偏向電流IPPを垂直周波
数でパラボラ状に変化させ、それによってラスタの左右
修正を行なうことができる。リトレース・パルス幅の負
荷回路による変調は補償される。
例えば、電源電圧Vrの音声回路による負荷が増大し、
2次巻線22cの負荷が0から10ワットに増大すると
、その影響は一部2次巻線22cにも及び、偏向巻線2
6と並列に接続された巻線22b中の電流i22が増大
し、その結果リトレース・パルスは狭くなる。後程説明
するように制御回路48はパルス幅の減少を検知し、第
2図のa〜h‘こ示す左側の点線の波形のように、制御
スイッチ40のターンオンの時点を時刻t,より遅らせ
てリトレース・パルス幅V5,を一定の幅に維持し、偏
向電流i器を一定化する。制御可能な分路スイッチ40
1ま制御電流のシンクとして動作し、正電流i39の大
きさおよびリトレース・キヤパシタ37から分略される
電荷qpを制御する。
2次巻線22cの負荷が0から10ワットに増大すると
、その影響は一部2次巻線22cにも及び、偏向巻線2
6と並列に接続された巻線22b中の電流i22が増大
し、その結果リトレース・パルスは狭くなる。後程説明
するように制御回路48はパルス幅の減少を検知し、第
2図のa〜h‘こ示す左側の点線の波形のように、制御
スイッチ40のターンオンの時点を時刻t,より遅らせ
てリトレース・パルス幅V5,を一定の幅に維持し、偏
向電流i器を一定化する。制御可能な分路スイッチ40
1ま制御電流のシンクとして動作し、正電流i39の大
きさおよびリトレース・キヤパシタ37から分略される
電荷qpを制御する。
ITR40を例えばトランジスタあるいはSCRと置換
することができ、トレース期間内におけるトランジスタ
あるいはSCRの導通角を変化させることによってリト
レース・キャパシタ37から分略される電荷の量を変化
させることができる。この場合、ダイオード42の機能
はダイオード38および39によって代行される。ゲー
ト制御回路48の一実施例が第3図に示されている。水
平発振器および駆動段29から得られる第4図aに示す
水平矩形波電圧V均は抵抗器61および62によって取
出され、キャパシタ63を介してボクスカ−・ゲート・
パルス形成回路19のトランジスタ64のベースにAC
結合される。キャバシタ65は抵抗器62と並列に接続
されている。また、この矩形波電圧V29は反転されて
トレース・スイッチ24の水平出力トランジスタ27の
ベースに結合される。第3図にはこの結合回路は示され
ていない。V29の高電圧レベルは、リトレースの開始
直前の時刻T,からトレースの開始直後の時刻T4まで
続き、その中に時刻L−T3間にある水平リトレース期
間を含んでいる。
することができ、トレース期間内におけるトランジスタ
あるいはSCRの導通角を変化させることによってリト
レース・キャパシタ37から分略される電荷の量を変化
させることができる。この場合、ダイオード42の機能
はダイオード38および39によって代行される。ゲー
ト制御回路48の一実施例が第3図に示されている。水
平発振器および駆動段29から得られる第4図aに示す
水平矩形波電圧V均は抵抗器61および62によって取
出され、キャパシタ63を介してボクスカ−・ゲート・
パルス形成回路19のトランジスタ64のベースにAC
結合される。キャバシタ65は抵抗器62と並列に接続
されている。また、この矩形波電圧V29は反転されて
トレース・スイッチ24の水平出力トランジスタ27の
ベースに結合される。第3図にはこの結合回路は示され
ていない。V29の高電圧レベルは、リトレースの開始
直前の時刻T,からトレースの開始直後の時刻T4まで
続き、その中に時刻L−T3間にある水平リトレース期
間を含んでいる。
V29の低電圧レベルは時刻T4からT6まで続き、こ
の期間はトレース期間T3一T7内に完全に含まれてい
る。時刻T4で電圧V29は低レベルに切換わり、トラ
ンジスタ64のベースに電圧Vbが印加されて、該トラ
ンジスタ64は第4図dに示すように逆バイアスされる
。
の期間はトレース期間T3一T7内に完全に含まれてい
る。時刻T4で電圧V29は低レベルに切換わり、トラ
ンジスタ64のベースに電圧Vbが印加されて、該トラ
ンジスタ64は第4図dに示すように逆バイアスされる
。
充電電流入力端子91から充電抵抗器66に流れる制御
された大きさをもった充電電流i66はキャパシ夕63
を充電する。これによって電圧Vbは上昇し始める。第
4図dおよびeに示すように、トレース期間中のある制
御された時点公で、Vbは閥値しベルVbeに達し、ト
ランジスタ64を導適状態に転換する。これによってト
ランジスタ64のコレクタ電圧Vcは第4図eのように
変化する。抵抗器6‐7,68およびキャパシタ69か
らなる微分回路網は電圧Vcの波尾部分を微分し、時刻
T5でトランジスタ70のベースに負パルスを与える。
された大きさをもった充電電流i66はキャパシ夕63
を充電する。これによって電圧Vbは上昇し始める。第
4図dおよびeに示すように、トレース期間中のある制
御された時点公で、Vbは閥値しベルVbeに達し、ト
ランジスタ64を導適状態に転換する。これによってト
ランジスタ64のコレクタ電圧Vcは第4図eのように
変化する。抵抗器6‐7,68およびキャパシタ69か
らなる微分回路網は電圧Vcの波尾部分を微分し、時刻
T5でトランジスタ70のベースに負パルスを与える。
トランジスタ70のコレクタにおけるパルス電圧40g
は第4図fに示すように時刻T5で発生する。パルス4
0gは分路スイッチ40のSCR41のゲートに供給さ
れ、時刻T5でこのスイッチ40をターンオンし、前述
のように共振転流回路43中に電流発振を開始させる。
抵抗器71はトランジスタ70のエミツタを十15ボル
トの電源に結合し、また抵抗器72とキャパシタ73と
からなるゲート・パルス波形成形回路はSCR41のゲ
ートに結合されている。幅変調制御回路90は抵抗器6
6を経て流れる充電電流i66を制御し、それによって
トランジスタ64および70、さらに分路スイッチ40
のターンオンの時点を制御する。
は第4図fに示すように時刻T5で発生する。パルス4
0gは分路スイッチ40のSCR41のゲートに供給さ
れ、時刻T5でこのスイッチ40をターンオンし、前述
のように共振転流回路43中に電流発振を開始させる。
抵抗器71はトランジスタ70のエミツタを十15ボル
トの電源に結合し、また抵抗器72とキャパシタ73と
からなるゲート・パルス波形成形回路はSCR41のゲ
ートに結合されている。幅変調制御回路90は抵抗器6
6を経て流れる充電電流i66を制御し、それによって
トランジスタ64および70、さらに分路スイッチ40
のターンオンの時点を制御する。
幅変調制御回路90のフライバック2次巻線22gの端
子間に発生する電圧V2gのりトレース・パルス部分は
、ダイオード56,電流制限抵抗器57およびキヤパシ
タ58によってピーク整流される。第4図bには電圧V
滋とキャパシタ58の端子間に発生する電圧V艶の両方
が示されている。トレース期間中、キャパシタ58はわ
ずかに放電する。その放電路は抵抗器59、ポテンショ
メータ74およびトランジスタ60のベース・エミツタ
間ダイオード‘こよって構成される。従って、トランジ
スタ60のベースの電圧は、第4図bの電圧V22gの
リトレ−ス・パルス振幅VRを表わす電圧である。フラ
イバック巻線の電圧V滋はキャパシタ75と抵抗器76
とからなる積分回路網80にも供給される。
子間に発生する電圧V2gのりトレース・パルス部分は
、ダイオード56,電流制限抵抗器57およびキヤパシ
タ58によってピーク整流される。第4図bには電圧V
滋とキャパシタ58の端子間に発生する電圧V艶の両方
が示されている。トレース期間中、キャパシタ58はわ
ずかに放電する。その放電路は抵抗器59、ポテンショ
メータ74およびトランジスタ60のベース・エミツタ
間ダイオード‘こよって構成される。従って、トランジ
スタ60のベースの電圧は、第4図bの電圧V22gの
リトレ−ス・パルス振幅VRを表わす電圧である。フラ
イバック巻線の電圧V滋はキャパシタ75と抵抗器76
とからなる積分回路網80にも供給される。
トランジスタ60のベース電極とェミツタ電極との間に
はキャパシタ77が接続されている。リトレース期間中
、キャパシタ75は巻線22g,抵抗器76およびトラ
ンジスタ60のベース・ェミッタ・ダイオードを経て充
電される。トレース期間中、キヤパシタ75の放電路は
巻線22g,抵抗器76,74,59,およびキヤパシ
タ58によって構成される。キャパシタ75と抵抗器7
6との接続点にある端子78における積分された電圧V
磁ま第4図bに示されている。フライバック電圧V側の
時間に関して積分されたりトレ−ス部分はリトレース振
幅VRとパルス幅TRとの関数となる。フライバック電
圧V既gの時間に関する積分トレース部分はトレース振
幅−V丁とトレース期間T’の関数となる。フライバッ
ク巻線22gの端子間には正味のDC電圧は発生しない
ので、時間に関する積分リトレース電圧は時間に関する
積分トレース電圧に等しくなければならない。
はキャパシタ77が接続されている。リトレース期間中
、キャパシタ75は巻線22g,抵抗器76およびトラ
ンジスタ60のベース・ェミッタ・ダイオードを経て充
電される。トレース期間中、キヤパシタ75の放電路は
巻線22g,抵抗器76,74,59,およびキヤパシ
タ58によって構成される。キャパシタ75と抵抗器7
6との接続点にある端子78における積分された電圧V
磁ま第4図bに示されている。フライバック電圧V側の
時間に関して積分されたりトレ−ス部分はリトレース振
幅VRとパルス幅TRとの関数となる。フライバック電
圧V既gの時間に関する積分トレース部分はトレース振
幅−V丁とトレース期間T’の関数となる。フライバッ
ク巻線22gの端子間には正味のDC電圧は発生しない
ので、時間に関する積分リトレース電圧は時間に関する
積分トレース電圧に等しくなければならない。
従って、電圧V78のトレース積分部分はリトレース・
パルス幅の大きさとなる。リトレース・パルス幅が大き
くなるとV花のトレース積分電圧部分は大きくなる。積
分キャパシタすなわち平滑用キャパシタ82は抵抗器7
9と81とを経て十15ボルト電圧源に結合されている
。トランジスタ60のコレクタは抵抗器81を経て+1
5ボルトの電源に結合されている。キャパシタ82の電
圧はトランジスタ60のコレクタ電圧Vcの積分値とな
る。コレクタ電圧V6oは第4図cに示されている。コ
レク夕電圧V泌まトランジスタ60のベースに印加され
る電圧の関数となる。このベース電圧はピーク整流され
たりトレース電圧V58とフライバック巻線の電圧V雌
の積分されたりトレース電圧V碑との代数和に比例した
値となる。ゲート・パルス40gが発生されるトレース
期間中の時点を制御する充電電流i66は、トランジス
タ601こよって分路される電流の大きさに反比例して
変化する。
パルス幅の大きさとなる。リトレース・パルス幅が大き
くなるとV花のトレース積分電圧部分は大きくなる。積
分キャパシタすなわち平滑用キャパシタ82は抵抗器7
9と81とを経て十15ボルト電圧源に結合されている
。トランジスタ60のコレクタは抵抗器81を経て+1
5ボルトの電源に結合されている。キャパシタ82の電
圧はトランジスタ60のコレクタ電圧Vcの積分値とな
る。コレクタ電圧V6oは第4図cに示されている。コ
レク夕電圧V泌まトランジスタ60のベースに印加され
る電圧の関数となる。このベース電圧はピーク整流され
たりトレース電圧V58とフライバック巻線の電圧V雌
の積分されたりトレース電圧V碑との代数和に比例した
値となる。ゲート・パルス40gが発生されるトレース
期間中の時点を制御する充電電流i66は、トランジス
タ601こよって分路される電流の大きさに反比例して
変化する。
例えば、音声回路の負荷の増大によってリトレース・パ
ルス幅が小さくなると、V花の負の積分されたトレース
電圧部分の大きさも減少する。トレース期間中にトラン
ジスタ60から分路されるベース電流が小さくなると、
トランジスタ60の分路コンダクタンスが大きくなり、
トランジスタ64のベースの流れ込む充電電流i66の
大きさは小さくなる。これによってゲート・パルス40
gの発生時点はトレース期間内で遅れ、リトレース・パ
ルスの幅は必要なだけ大きくなる。前述のように、キャ
パシタ58と75はリトレース期間中に充電される。
ルス幅が小さくなると、V花の負の積分されたトレース
電圧部分の大きさも減少する。トレース期間中にトラン
ジスタ60から分路されるベース電流が小さくなると、
トランジスタ60の分路コンダクタンスが大きくなり、
トランジスタ64のベースの流れ込む充電電流i66の
大きさは小さくなる。これによってゲート・パルス40
gの発生時点はトレース期間内で遅れ、リトレース・パ
ルスの幅は必要なだけ大きくなる。前述のように、キャ
パシタ58と75はリトレース期間中に充電される。
電圧V58は巻線22gの端子間に発生するりトレース
・パルスの正ピーク振幅を表わし、V78は巻線22g
の端子間に現われる電圧を積分して得られるトレース期
間中における負極性の電圧を表わしている。トレース期
間中、キャパシタ58と75の放電路は同じで、抵抗器
59,74および76とからなっている。抵抗器74と
76との接続点に現われるトランジスタ60のVbeに
等しくない任意の電圧は、このトランジスタ60を飽和
か遮断のいずれかに駆動する。変成器22からのスパイ
クやりンギングによってトランジスタ60がトレース期
間中に飽和あるいは遮断のいずれかの状態に駆動される
のを防止するために、トランジスタ60のコレクタとべ
−スとの間には第1の積分回路網85が結合されている
。この積分回路網はキャパシタ83と抵抗器84とから
なり、トレース期間中の時定数は一例として約50マイ
クロ秒で、トランジスタ60のコレク外こおける電圧波
形は第4図cに示すようになる。キャパシタ75は抵抗
器76およびトランジスタ60のベース・ェミッタ・ダ
イオードを経て充電されるので、各リトレース期間中、
トランジスタ60は第4図cに示すように飽和状態に駆
動される。
・パルスの正ピーク振幅を表わし、V78は巻線22g
の端子間に現われる電圧を積分して得られるトレース期
間中における負極性の電圧を表わしている。トレース期
間中、キャパシタ58と75の放電路は同じで、抵抗器
59,74および76とからなっている。抵抗器74と
76との接続点に現われるトランジスタ60のVbeに
等しくない任意の電圧は、このトランジスタ60を飽和
か遮断のいずれかに駆動する。変成器22からのスパイ
クやりンギングによってトランジスタ60がトレース期
間中に飽和あるいは遮断のいずれかの状態に駆動される
のを防止するために、トランジスタ60のコレクタとべ
−スとの間には第1の積分回路網85が結合されている
。この積分回路網はキャパシタ83と抵抗器84とから
なり、トレース期間中の時定数は一例として約50マイ
クロ秒で、トランジスタ60のコレク外こおける電圧波
形は第4図cに示すようになる。キャパシタ75は抵抗
器76およびトランジスタ60のベース・ェミッタ・ダ
イオードを経て充電されるので、各リトレース期間中、
トランジスタ60は第4図cに示すように飽和状態に駆
動される。
抵抗器81,79とキャパシタ82とからなる第2の積
分回路網は電圧V6oをさらに平滑して、点91におけ
る電流i66用の電源として使用する。幅変調制御回路
90の出力応答性は、フライバック電圧V22gのピー
ク・ピーク値VP(VP=VR十VT)の振幅の変動に
は比較的にぷい。
分回路網は電圧V6oをさらに平滑して、点91におけ
る電流i66用の電源として使用する。幅変調制御回路
90の出力応答性は、フライバック電圧V22gのピー
ク・ピーク値VP(VP=VR十VT)の振幅の変動に
は比較的にぷい。
V花の負の積分されたトレース電圧部分の大きさが増大
すると、ピーク整流されたりトレース・パルス電圧V斑
も増大する。トランジスタ60のベースにおいてV斑と
V78とが代数に加算されると、これらの増加は相殺さ
れる。幅変調制御回路90がピーク・ピーク・フライバ
ック電圧の振動変動に対して不惑であるということは、
安定化電源21と幅変調制御回路90との間の相互作用
によって生成されるパルス振幅の振動を防止する上で必
要である。幅変調制御回路90は、電圧V58によって
決定されるピーク・リトレース電圧VRと、電圧V78
によって決定される積分されたりトレース電圧あるいは
これに等価な積分されたトレース電圧との間の差電圧と
してリトレース・パルス幅を決定する。
すると、ピーク整流されたりトレース・パルス電圧V斑
も増大する。トランジスタ60のベースにおいてV斑と
V78とが代数に加算されると、これらの増加は相殺さ
れる。幅変調制御回路90がピーク・ピーク・フライバ
ック電圧の振動変動に対して不惑であるということは、
安定化電源21と幅変調制御回路90との間の相互作用
によって生成されるパルス振幅の振動を防止する上で必
要である。幅変調制御回路90は、電圧V58によって
決定されるピーク・リトレース電圧VRと、電圧V78
によって決定される積分されたりトレース電圧あるいは
これに等価な積分されたトレース電圧との間の差電圧と
してリトレース・パルス幅を決定する。
それによって得られた誤差電圧はトランジスタ60のベ
ースにおいてアース電位と比較される。キャパシタ58
に関する時定数とキャパシタ75に関する時定数はほぼ
等しくなるように選定されており、大部分のトレース期
間中トランジス夕60のベースに比較的平坦な電圧つま
り煩斜してし・ない電圧が発生するようにしている。ま
たベース・ェミッタ間の電圧の変動がリトレース時間に
影響を及ぼすことがないように、キャパシタ75は、フ
ライバック電圧V滋の比較的低いトレース電圧部分をト
ランジスタ60のベースから分離する機能も有している
。直列に接続された抵抗器59と74の抵抗値は比較的
大とされており、それによってこれらの抵抗器を温度補
償を必要としない電流源の一部として動作させることが
できる。所定のリトレース・パルス幅を得るために、R
強+R74とR76の比が選定される。
ースにおいてアース電位と比較される。キャパシタ58
に関する時定数とキャパシタ75に関する時定数はほぼ
等しくなるように選定されており、大部分のトレース期
間中トランジス夕60のベースに比較的平坦な電圧つま
り煩斜してし・ない電圧が発生するようにしている。ま
たベース・ェミッタ間の電圧の変動がリトレース時間に
影響を及ぼすことがないように、キャパシタ75は、フ
ライバック電圧V滋の比較的低いトレース電圧部分をト
ランジスタ60のベースから分離する機能も有している
。直列に接続された抵抗器59と74の抵抗値は比較的
大とされており、それによってこれらの抵抗器を温度補
償を必要としない電流源の一部として動作させることが
できる。所定のリトレース・パルス幅を得るために、R
強+R74とR76の比が選定される。
この比はVRとVての比に等しく、等価的にTrとTR
の比に等しくなる。代表的な比8:1が得られるように
可変抵抗器74を調整すると、リトレース・パルス幅は
約11.6マイクロ秒となる。従って、可変抵抗器74
はラスタすなわち映像の幅の制御回路として動作する。
の比に等しくなる。代表的な比8:1が得られるように
可変抵抗器74を調整すると、リトレース・パルス幅は
約11.6マイクロ秒となる。従って、可変抵抗器74
はラスタすなわち映像の幅の制御回路として動作する。
抵抗器74の値を大きくすると、上述の比は大きくなり
、それによってリトレース・パルス幅およびピーク・ピ
ーク偏向電流は小さくなる。この点は狭いパルス幅を示
す第2図aと広いパルス幅を示す第2図a′とを比較す
れば明らかである。リトレース・パルス幅を変化させ、
従ってピーク・ピークで測定した偏向電流の振幅を垂直
偏向率1/Tv(Tvは垂直偏向期間に等しい)でパラ
ボラ状に変化させることにより、左右ラスタ歪を修正す
ることができる。
、それによってリトレース・パルス幅およびピーク・ピ
ーク偏向電流は小さくなる。この点は狭いパルス幅を示
す第2図aと広いパルス幅を示す第2図a′とを比較す
れば明らかである。リトレース・パルス幅を変化させ、
従ってピーク・ピークで測定した偏向電流の振幅を垂直
偏向率1/Tv(Tvは垂直偏向期間に等しい)でパラ
ボラ状に変化させることにより、左右ラスタ歪を修正す
ることができる。
この修正効果を得るためには、通常の垂直パラボラ発生
器88で発生された垂直パラボラ電圧89をキャパシタ
86および抵抗器87を経てトランジスタ60のベース
のAC結合して、該トランジスタ60のベース電圧をパ
ラボラ状に変化させればよい。トランジスタ60のベー
スの電圧が垂直率をもってパラボラ状に変化させられる
と、左右ラスタ歪を修正するのに必要とされる位相が垂
直率をもってパラボラ状に変化するゲート・パルス40
gが発生される。ゲート制御回路48によって得られる
最大リトレース・パルス幅を制限するために、範囲制限
回路95が充電電流入力端子91に結合されている。リ
トレース・パルスの幅が広すぎると水平偏向電流の振幅
が大きくなりすぎ、そのため水平偏向回路内における電
力消費が大きくなる。範囲制限回路95はトランジスタ
92を含み、そのベース電極は抵抗器93と94とから
なる分圧器の上記抵抗器93を経てリトレース・キャパ
シタ37に結合されている。
器88で発生された垂直パラボラ電圧89をキャパシタ
86および抵抗器87を経てトランジスタ60のベース
のAC結合して、該トランジスタ60のベース電圧をパ
ラボラ状に変化させればよい。トランジスタ60のベー
スの電圧が垂直率をもってパラボラ状に変化させられる
と、左右ラスタ歪を修正するのに必要とされる位相が垂
直率をもってパラボラ状に変化するゲート・パルス40
gが発生される。ゲート制御回路48によって得られる
最大リトレース・パルス幅を制限するために、範囲制限
回路95が充電電流入力端子91に結合されている。リ
トレース・パルスの幅が広すぎると水平偏向電流の振幅
が大きくなりすぎ、そのため水平偏向回路内における電
力消費が大きくなる。範囲制限回路95はトランジスタ
92を含み、そのベース電極は抵抗器93と94とから
なる分圧器の上記抵抗器93を経てリトレース・キャパ
シタ37に結合されている。
充電電流ら6の一部は十15ボルトの電源より抵抗器9
6,抵抗器97,およびダイオード98を経て得られる
。抵抗器、97とダイオード98との接続点には平滑用
キヤパシタ99が結合されている。トランジスタ92の
コレクタは抵抗器96と97との接続点に結合されてい
る。フライバック巻線22bの端子間に発生するりトレ
ース・パルス幅が大きくなると、第2図の右側の波形g
′の電圧V幻によって示すように、リトレース・キャパ
シタ37に現われるパルスの振幅は小さくなる。
6,抵抗器97,およびダイオード98を経て得られる
。抵抗器、97とダイオード98との接続点には平滑用
キヤパシタ99が結合されている。トランジスタ92の
コレクタは抵抗器96と97との接続点に結合されてい
る。フライバック巻線22bの端子間に発生するりトレ
ース・パルス幅が大きくなると、第2図の右側の波形g
′の電圧V幻によって示すように、リトレース・キャパ
シタ37に現われるパルスの振幅は小さくなる。
トランジスタ92の導速度が低下すると、十15ボルト
の電源からダイオード98を経て充電電流入力端子91
に流れ込む電流は増大する。充電電流i66が増大して
トランジスタ64のターンオンの位相遅れが大きくなり
すぎるのを防止し、それによってゲート・パルス40g
の発生する位相遅れが大きくなりすぎるのを防止し、リ
トレース・パルス幅の増加を制限する。第5図は、リト
レース電流分路回路54のSCR41を導通状態にゲー
トするためのゲート制御回路用の他の実施例148を具
えた水平偏向回路120を示す。
の電源からダイオード98を経て充電電流入力端子91
に流れ込む電流は増大する。充電電流i66が増大して
トランジスタ64のターンオンの位相遅れが大きくなり
すぎるのを防止し、それによってゲート・パルス40g
の発生する位相遅れが大きくなりすぎるのを防止し、リ
トレース・パルス幅の増加を制限する。第5図は、リト
レース電流分路回路54のSCR41を導通状態にゲー
トするためのゲート制御回路用の他の実施例148を具
えた水平偏向回路120を示す。
第1図、第3図、第5図の中の素子と同じ機能をもった
素子については同じ参照番号が付されている。ボクスカ
ー・ゲート・パルス成形回路網19のトランジスタ64
のベースに流れ込む充電電流i66は幅変調制御回路1
90の充電電流入力端子191に供給される。キャパシ
タ30の端子電圧はトレース電圧VTを表わし、従って
前述のようにリトレース・パルス幅を表わす。
素子については同じ参照番号が付されている。ボクスカ
ー・ゲート・パルス成形回路網19のトランジスタ64
のベースに流れ込む充電電流i66は幅変調制御回路1
90の充電電流入力端子191に供給される。キャパシ
タ30の端子電圧はトレース電圧VTを表わし、従って
前述のようにリトレース・パルス幅を表わす。
キャパシタ30の電圧は抵抗器201を経て充電電流入
力端子191に供給される。例えば、リトレース・パル
ス幅が減少すると、キャパシタ30の平均端子電圧は低
下し、それによってトランジスタ64のベースに流れ込
む電流は減少し、トレース期間中におけるゲート・パル
ス40gの発生は必要とされる時間遅延される。幅変調
制御回路190の出力がピーク・ピーク偏向電圧VPの
振幅変動にあまり敏感に応動しないようにするために、
フライバック巻線22gの両端間のりトレース電圧はダ
イオード202とキャバシタ203とによってピーク検
波され、抵抗器204を経て充電電流入力様子191に
結合される。
力端子191に供給される。例えば、リトレース・パル
ス幅が減少すると、キャパシタ30の平均端子電圧は低
下し、それによってトランジスタ64のベースに流れ込
む電流は減少し、トレース期間中におけるゲート・パル
ス40gの発生は必要とされる時間遅延される。幅変調
制御回路190の出力がピーク・ピーク偏向電圧VPの
振幅変動にあまり敏感に応動しないようにするために、
フライバック巻線22gの両端間のりトレース電圧はダ
イオード202とキャバシタ203とによってピーク検
波され、抵抗器204を経て充電電流入力様子191に
結合される。
ダイオード205は端子191における電圧の貸方向へ
の振動を除去するものである。キャパシタ206は端子
191における高周波のバイパスを行ない、直列接続さ
れた抵抗器207とキヤパシタ208はさらにフィルタ
作用を与えるためのものである。第1図および第3図の
回路中で使用されている素子としては例えば次に示す値
のものが使用される。
の振動を除去するものである。キャパシタ206は端子
191における高周波のバイパスを行ない、直列接続さ
れた抵抗器207とキヤパシタ208はさらにフィルタ
作用を与えるためのものである。第1図および第3図の
回路中で使用されている素子としては例えば次に示す値
のものが使用される。
抵抗器46 2200オーム抵
抗器57 3.3オーム抵抗器
59 8200オーム抵抗器6
1 1000オーム抵抗器62
1000オーム抵抗器66
22キロオーム抵抗器67
4700オーム抵抗器68
4700オーム抵抗器71
33オーム抵抗器72 10
0オーム抵抗器74 4700オ
ーム抵抗器76 1200オーム
抵抗器79 4700オーム抵
抗器81 4700オーム抵抗器
84 1000オーム抵抗器8
7 47キロオーム抵抗器93
20キロオーム抵抗器94
1000オーム抵抗器96
4700オーム抵抗器97
100オームパラボラ89のピーク・ピーク電圧
10ボルトキャパシタ25 0.総マイクロフ
アラツドキヤパシタ30 0.47マイクロフア
ラツドキヤパシタ36 0.018マイク。
抗器57 3.3オーム抵抗器
59 8200オーム抵抗器6
1 1000オーム抵抗器62
1000オーム抵抗器66
22キロオーム抵抗器67
4700オーム抵抗器68
4700オーム抵抗器71
33オーム抵抗器72 10
0オーム抵抗器74 4700オ
ーム抵抗器76 1200オーム
抵抗器79 4700オーム抵
抗器81 4700オーム抵抗器
84 1000オーム抵抗器8
7 47キロオーム抵抗器93
20キロオーム抵抗器94
1000オーム抵抗器96
4700オーム抵抗器97
100オームパラボラ89のピーク・ピーク電圧
10ボルトキャパシタ25 0.総マイクロフ
アラツドキヤパシタ30 0.47マイクロフア
ラツドキヤパシタ36 0.018マイク。
フアラツドキヤパシタ37 0.033マイクロフ
アラツドキヤパシタ44 0.047マイクロフア
ラツドキヤパシタ47 2200ピコフアラ
ツドキヤパシタ58 0.047マイクロフアラツ
ドキヤパシタ63 2200ピコフアラツド
キャパシタ65 秘0ピコフアラツドキヤ/
ゞシタ69 1000ピコフアラツドキヤパ
シタ73 4700ピコフアラツドキヤ/ぐシ
タ75 0.22マイクロフアラツドキヤ/ぐシ
タ77 4700ピコフアラツドキヤ/ぐシ
タ82 0.47マイクロフアラツドキヤパシタ
83 4700ピコフアラツドキヤ/ぐシタ
86 10マイクロフアラツドキヤ/ぐシタ99
0.47マイクロフアラツドインダク夕45
280マイク‐ロヘンリ偏向巻線26
1.2ミリへンリ、1.2オーム
アラツドキヤパシタ44 0.047マイクロフア
ラツドキヤパシタ47 2200ピコフアラ
ツドキヤパシタ58 0.047マイクロフアラツ
ドキヤパシタ63 2200ピコフアラツド
キャパシタ65 秘0ピコフアラツドキヤ/
ゞシタ69 1000ピコフアラツドキヤパ
シタ73 4700ピコフアラツドキヤ/ぐシ
タ75 0.22マイクロフアラツドキヤ/ぐシ
タ77 4700ピコフアラツドキヤ/ぐシ
タ82 0.47マイクロフアラツドキヤパシタ
83 4700ピコフアラツドキヤ/ぐシタ
86 10マイクロフアラツドキヤ/ぐシタ99
0.47マイクロフアラツドインダク夕45
280マイク‐ロヘンリ偏向巻線26
1.2ミリへンリ、1.2オーム
第1図はこの発明を実施したりトレース・パルス制御を
含む水平偏向回路を示す図、第2図は第1図の回路に関
連する各部の波形を示す図、第3図はゲート制御回路の
詳細な実施例を含む第1図の回路の一部分を示す図、第
4図は第3図の回路に関連する各部の波形を示す図、第
5図はゲート制御回路の他の詳細な実施例を含む第1図
の回路の一部分を示す図である。 24・・・トレース・スイッチ、26・・・偏向巻線、
51・・・共振リトレース回路、52・・・リトレース
・キャパシタンス回路網、54…制御可能分勝手段、V
、・・トレース電圧源、is・・・リトレース偏向電流
の一部、i$・・・リトレース偏向電流。 オノ図次2図 矛3図 次4図 オタ図
含む水平偏向回路を示す図、第2図は第1図の回路に関
連する各部の波形を示す図、第3図はゲート制御回路の
詳細な実施例を含む第1図の回路の一部分を示す図、第
4図は第3図の回路に関連する各部の波形を示す図、第
5図はゲート制御回路の他の詳細な実施例を含む第1図
の回路の一部分を示す図である。 24・・・トレース・スイッチ、26・・・偏向巻線、
51・・・共振リトレース回路、52・・・リトレース
・キャパシタンス回路網、54…制御可能分勝手段、V
、・・トレース電圧源、is・・・リトレース偏向電流
の一部、i$・・・リトレース偏向電流。 オノ図次2図 矛3図 次4図 オタ図
Claims (1)
- 【特許請求の範囲】 1 偏向巻線と、 該偏向巻線に結合されたトレース電圧源と、上記偏向巻
線に結合され偏向サイクルのトレース期間中この偏向巻
線にトレース偏向電流を流通させるためのトレース・ス
イツチと、上記偏向巻線に結合され各偏向サイクルのリ
トレース期間中上記偏向巻線と共に共振リトレース回路
を構成し、上記リトレース期間中リトレース電流が流通
するリトレース容量性回路網と、上記リトレース容量性
回路網に結合されていて上記リトレース偏向電流の一部
分を上記容量性回路網の少なくとも一部から側路させて
リトレース・パルス幅を制御するための制御可能な側路
手段であつて、可変位相遅延ゲート信号に応答する制御
可能なスイツチ手段を含むものと、上記リトレース偏向
電流の一部分が側路されるのを制御しこれによつてリト
レース・パルス幅を制御して上記リトレース・パルス幅
の関数である第1の信号量を制御するために、この制御
されるべき第1の信号量に応答して上記可変位相遅延ゲ
ート信号を生成する制御手段と、からなるリトレースの
制御可能な偏向回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/042,593 US4223251A (en) | 1979-05-24 | 1979-05-24 | Deflection circuit with retrace control |
US42593 | 1979-05-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55158780A JPS55158780A (en) | 1980-12-10 |
JPS604628B2 true JPS604628B2 (ja) | 1985-02-05 |
Family
ID=21922752
Family Applications (1)
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Country Status (7)
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JP (1) | JPS604628B2 (ja) |
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DE (1) | DE3019815C2 (ja) |
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GB (1) | GB2052929B (ja) |
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1980
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- 1980-05-21 JP JP55068403A patent/JPS604628B2/ja not_active Expired
- 1980-05-21 IT IT22229/80A patent/IT1130637B/it active
- 1980-05-23 DE DE3019815A patent/DE3019815C2/de not_active Expired
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GB2052929A (en) | 1981-01-28 |
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GB2052929B (en) | 1982-12-08 |
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