JPS6045463B2 - 多入力アナログ信号演算装置 - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロコンピュータ等のプロセッサを用い
多数のアナログ信号を演算処理する多入力アナログ信号
演算装置に関するものである。

最近のディジタル回路技術の進歩によつて、マイクロ
コンピュータ等のプロセッサが小形化され、かつ安価に
入手できるようになり、これに伴つてマイクロコンピュ
ータ等を多入力アナログ演算装置に導入しようとする試
みがなされている。この場合、第１図に示すようにプロ
セッサ２の入力側に多数のアナログ信号ｅ１〜Ｅｎを順
次選択するマルチプレクサ１０と、このマルチプレクサ
１０で選択したアナログ信号をディジタル信号に変換す
るＡ／Ｄ変換器１を、またプロセッサ２の出力端にディ
ジタル信号をアナログ信号に変換するＤ／Ａ変換器をそ
れぞれ設ける必要がある。しかしながら、マルチプレク
サ、Ａ／Ｄ変換器、Ｄ／Ａ変換器等はいずれも回路構成
が複雑で、かつ価格も高価であるために、プロセッサ２
だけが安価となつても、全体装置の価格低減にはつなが
らない。ここにおいて、本発明は、プロセッサの入力側
にマルチプレクサやＡ／Ｄ変換器を必要とせず、また出
力側にＤ／Ａ変換器を必要とせず、したがつて全体構成
が簡単でかつ安価なこの種の装置を実現しようとするも
のである。

第２図は本発明の一実施例を示す構成ブロック図である
。

図において、１１，１２・・・１ｎは入力アナログ信号
Ｅｌ，ｅ２，ｅｎが印加される入力端子、２１，２２，
２ｎは各々入力アナログ信号Ｅｌ，ｅ２，ｅｎを一方の
入力とする比較器、２は各比較器２１，２２，２ｎから
の信号を入力とするプロセッサで、例えばマイクロコン
ピュータが使用される。ＥＳは基準電圧源を総括的に示
したもの、ＳＯ，Ｓｌ，Ｓ２，Ｓｎはスイッチで、いず
れもプロセッサ２からのパルス幅信号によつて駆動され
．る。なお、基準電圧減Ｅ，、スイッチＳ。−Ｓｎはプ
ロセッサ２の内部機能によつて得るようにすれば、これ
らを省略することが可能である。３０はスイッチＳ。

を介して基準電圧源Ｅ，に接続されたフィルタ手段、３
１，３２，３ｎはスイッチＳｌ，５Ｓ２，Ｓｎを介して
基準電圧源Ｅ，に接続されたフィルタ手段で、これらの
フィルタ手段の出力側は比較器２１，２２・・・２ｎの
他方の入力端に接続されている。なお、この例ではフィ
ルタ手段として抵抗ＲとコンデンサＣとで構成したもの
を例示す（る。このように構成した装置の動作を入力ア
ナログ信Ｊ＋ｅ１（Ｅ２・・・Ｅｎ）をディジタル信号
に変換する場合と、演算した結果をアナログ信号に演算
する場合とに分けて説明する。

〔アナログディジタル変換動作〕

この動作状態においては、プロセッサ２は、比較器２１
（２２，２ｎ）、スイッチＳ１（Ｓ２，Ｓｎ）、フィル
タ手段３１（３２，３ｎ）を含むループで入力アナログ
信号ｅ１（Ｅ２，ｅｎ）をこれに対応するパルス幅信号
に変換するパルス幅信号変換器を構成し、比較器２１（
２２，２ｎ）への両信号電圧ｅ１とＥ，ｌ（Ｅ２とＥ，
２，ｅｎ（５ｅｆｎ）とが等ノしくなるように第３図に
示すようなデユテイレシオｔ／Ｔのパルス幅信号をスイ
ッチＳ１（Ｓ２，Ｓｎ）に出力する。

スイッチＳ１がこのようなパルス幅信号によつてオン，
オフすると、フィルタ手段３１へ供給される基準電圧Ｅ
，がｔ／Ｔでオン，オフされ、フィルタ手段３１への出
力端から（１）式で表わされるような電圧Ｅ，ｌが得ら
れ、この値は比較器２１の利得が充分大きいとすれば入
力アナログ信号ｅ１に等しくなる。したがつて、基準電
圧ＥＳｌ周期Ｔを一定とすれば、プロセッサ２から出力
されるパルス幅信号のパルス幅ｔは入力アナログ信号ｅ
１に対応したものとなり、プロセッサ２内のレジスタ手
段に入力アナログ信号ｅ１に対応するディジタル信号が
得られる。

前記したＡ／Ｄ変換動作において、プロセッサ２のパル
ス幅信号発生の動作は、プロセッサ２の例えばプログラ
ムメモリに与えられているプログラムに従つて比較器２
１の出力信号を監視しながら行なわれる。

第４図はプロセッサ２のパルス幅信号発生の動作を分か
り易くするためにハードロジックで等価させたブロック
図の一例である。

このブロック図において、比較器２１の出力信号は、ゲ
ート回路Ｇｌ，Ｇ２に印加されており、これが例えば゜
゜１゛であればゲート回路Ｇ１が開き、゛０゛であれば
ゲート回路Ｇ２が開く。これによつてアップダウンカウ
ンタＣＯＵは、比較器２１の出力信号が６６ｒ゛であれ
ばクロックパルスＣＰをカウントアップし、゜゜０゛で
あればカウントダウンする。したがつて、このアップダ
ウンカウンタＣＯＵには、最終的に入力アナログ信号ｅ
１に対応した計数値ＲＥＩＪとなる。カウンタＣＯＴは
、クロックパルスＣＰを計数しており、その計数値ＲＡ
Ｊはこのカウンタの最大計数値まで次第に増大すること
を繰返す第５図イのＡのような信号となる。ディジタル
コンパレータＣＯＭはアップダウンカウンタＣＯＵの計
数値ＥＩとカウンタＣＯＴの計数値Ａとを比較し、第５
図口に示すようにＡ＜ＥＩである期間ｔは６゜１゛を、
Ａ≧ＥＩである期間Ｔ−ｔは“゜０゛を出力する。した
がつて、ディジタルコンパレータＣＯＭの出力端子Ｔ。
から入力アナログ信号ｅ１とカウンタＣＯＴの最大計数
値で決まるデユテイレシオのパルス幅信号を得ることが
できる。また、アップダウンカウンタＣＯＵには入力ア
ナログ信号Ｅ，に対応するディジタル信号が得られる。
プロセッサ２は、以上に説明したＡ／Ｄ変換動作を例え
ばソフトウェアによつて実現している。

このようにして得られたディジタル信号は、プロセッサ
２内の例えばデータメモリ部に記憶される。以後同じよ
うにして入力アナログ信号Ｅ２・・・Ｅ６についてもＡ
／Ｄ変換が並列して同時に、あるいは順次行なわれ、得
られたディジタル信号はいずれもデータメモリ部に記憶
され、所望の演算に利用される。また、必要に応じてデ
ィジタル信号の形で例えばディジタル指示計等に出力さ
れる。〔ディジタルアナログ変換動作〕この動作状態に
おいては、プロセッサ２から演算結果がパルス幅信号の
形式で、スイッチＳ。

に出力される。スイッチＳ。がディジタル信号に対応し
たパルス幅信号によつて、オン，オフすると、フィルタ
回路３０へ供給される基準電圧Ｅｓがオン，オフされ、
フィルタ回路３０の出力端子４１にディジタル信号に対
応するアナログ電圧Ｅ。を得ることができる。なお、プ
ロセッサ２内において、ディジタル演算結果をパルス幅
信号としてスイッチＳ。

に出力する動作は、例えばソフトウェアによつて実現さ
れる。本発明に係る装置は、プロセッサ２の入出力側に
マルチプレクサやＡ／Ｄ変換器、Ｄ／Ａ変換器を必要と
しないので、全体構成が簡単で安価にできる。

また、プロセッサ２との結合も一つの入出力信号に対し
て数個のＩ／０ボートを占めるだけでよいので、プロセ
ッサ２において、限られた数のＩ／Ｏボートを有効に利
用できる。第６図および第７図は本発明の他の実施例を
示す構成ブロック図である。

第６図の実施例においては、プロセッサ２からのパルス
幅信号をアナログ信号に変換するフィルタ手段を一個設
け、これを入力アナログ信号ｅ１・・ＥｎのＡ／Ｄ変換
時に、また演算結果をアナログ信号に変換するＤ／Ａ変
換時にそれぞれ時分割で使用するようにしたものである
。

また、このフィルタ手段３０の出力側にサンプリングス
イッチＳＷｌコンデンサＣ。および増幅器Ａ。で構成さ
れるサンプルホールド回１！８ＳＨを設け、演算結果を
このサンプルホールド回路ＳＨの出力端子４１から連続
して得るようにしたものである。なお、ここでは、第２
図ブロック図における基準電圧源Ｅ，とスイッチＳ１〜
Ｓｎをプロセッサ２の内部機能によつて実現している。
この実施例によれば、多数の入力アナログ信号ｅ１〜Ｅ
ｎを同時にＡ／Ｄ変換することはできないが、フィルタ
手段が一個で良いので、更に全体構成を簡単にできる。

第７図の実施例においては、プロセッサ２の出力端に演
算結果をアナログ信号に変換した後、これをアナログ的
に保持するアナログ信号保持手段４０を設け、このアナ
ログ信号保持手段４０の出日力信号Ｅ。を入力アナログ
信号の一つとし、比較器２９の一方の入力端に加えるよ
うにしたものである。この実施例装置によれば、プロセ
ッサ２が例えば電源停電等によつて働かなくつても、演
算結果）はアナログ信号保持手段４０に保持される。

したがつて、電源が復帰し、プロセッサ２が動作し始め
たとき、まずはじめにアナログ信号保持手段４０からの
アナログ信号Ｅ。を比較器２９を介して読み込み、これ
をフィルタ手段３９を含むループ５でＡ／Ｄ変換すれば
、プロセッサ２内のデータメモリ部に、停電直前の演算
結果がディジタル的に格納される。したがつて、これを
必要に応じて演算の初期値として利用することによつて
、演算結果を電源停電によつても消滅せす、引続いて出
力Ｏさせることができる。なお、上記の各実施例てはフ
ィルタ手段として抵抗とコンデンサとで構成されるもの
、サンプルホールド回路を含む回路で構成されるものに
ついて示したが、他の回路構成のものであつて、パルス
幅信号に対応するアナログ信号を得る機能を有するもの
であれば、これらに限定されない。

また、プロセッサ２の入出力側にアイソレーシヨン手段
を設けるようにし、信号絶縁を行なうようにしてもよい
。以上説明したように、本発明によれば入力信号が多数
個あるにもかかわらず、マルチプレクサやＡ／Ｄ変換器
、あるいはＤ／Ａ変換器を必要とせず、したがつて全体
構成が簡単でかつ安価なアナログ信号演算装置が実現で
きる。

また、プロセッサの出力側にアナログ信号保持手段を設
け、このアナログ信号保持手段の出力信号を比較器を介
してプロセッサが読み込めるように構成することによつ
て、電源停電等によつても演算結果が消滅しない演算装
置が実現できる。

【図面の簡単な説明】

第１図は従来のプロセッサを用いたアナログ演算装置の
構成ブロック図、第２図は本発明の一実施例を示す構成
ブロック図、第３図は第２図においてプロセッサから出
力されるパルス幅信号の波形を示した波形図、第４図は
第２図においてプロセッサ２のパルス幅信号発生の動作
をハードロジックで等価させたブロック図、第５図は第
４図ブロック図の動作説明図、第６図および第７図は本
発明の他の実施例を示す構成ブロック図である。 １１〜１ｎ・・・入力端子、２１〜２ｎ・・・比較器、
２・・・プロセッサ、３０，３１〜３ｎ・・・フィルタ
手段、ｓ１〜Ｓｎ・・・スイッチ、Ｅ，・・・基準電圧
源。

Claims (1)

1. 【特許請求の範囲】 １ 入力アナログ信号をそれぞれ一方の入力とする複数
   個の比較器、これらの各比較器からの信号を入力とする
   プロセッサ、このプロセッサから出力されるパルス幅信
   号に対応したアナログ信号を得るとともにこのアナログ
   信号を前記各比較器の他方の入力端にそれぞれ与えるフ
   ィルタ手段を具備し、前記プロセッサは前記フィルタ手
   段および前記比較器を含むループを構成することによつ
   て前記入力アナログ信号に対応するディジタル信号を得
   、プロセッサで演算した結果を前記フィルタ手段または
   これとは別のフィルタ手段を介してアナログ信号で得る
   ようにした多入力アナログ信号演算装置。 ２ プロセッサから出力されるパルス幅信号によつて駆
   動されるスイッチを設け、このスイッチを介して得られ
   る基準電圧のオン、オフ信号をフィルタ手段の入力側に
   与え出力側から前記パルス幅信号に対応したアナログ信
   号を得るようにした特許請求の範囲第１項記載の多入力
   アナログ信号演算装置。 ３ プロセッサで演算した結果をフィルタ手段およびサ
   ンプルホールド回路を介して得るようにした特許請求の
   範囲第１項記載の多入力アナログ信号演算装置。 ４ プロセッサから出力されるパルス幅信号に対応した
   アナログ信号を得るフィルタ手段を複数個設け、これら
   フィルタ手段の出力端を複数個の比較器の他方の入力端
   にそれぞれ接続するようにした特許請求の範囲第１項記
   載の多入力アナログ信号演算装置。 ５ 入力アナログ信号を一方の入力とする複数個の比較
   器、これらの比較器からの信号を入力とするプロセッサ
   、このプロセッサから出力されるパルス幅信号に対応し
   たアナログ信号を得るフィルタ手段、このフィルタ手段
   またはこれとは別のフィルタ手段を介して得られるアナ
   ログ信号を保持するアナログ信号保持手段、このアナロ
   グ信号保持手段の出力を前記複数個の比較器のいずれか
   に入力アナログ信号として与える手段を具備し、前記プ
   ロセッサは前記フィルタ手段および前記比較器を含むル
   ープを構成することによつて前記入力アナログ信号に対
   応するディジタル信号を得、プロセッサで演算した結果
   を前記アナログ信号保持手段を介して得るようにした多
   入力アナログ信号演算装置。