JP2982164B2 - 多機能アナログ・ディジタル変換装置 - Google Patents
多機能アナログ・ディジタル変換装置Info
- Publication number
- JP2982164B2 JP2982164B2 JP1016657A JP1665789A JP2982164B2 JP 2982164 B2 JP2982164 B2 JP 2982164B2 JP 1016657 A JP1016657 A JP 1016657A JP 1665789 A JP1665789 A JP 1665789A JP 2982164 B2 JP2982164 B2 JP 2982164B2
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- Japan
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- channel
- analog
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- bus
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、アナログ・ディジタル変換装置に関する。
＜従来の技術＞ 従来より多チャンネルのアナログ信号をそれぞれディ
ジタル変換し、その変換データをメモリに格納するアナ
ログ・ディジタル変換装置（以下アナログ・ディジタル
変換をAD変換と略す）がある。このようなAD変換装置
は、多チャンネルの入力信号を一定周期でモニタする機
能を備えている。
ジタル変換し、その変換データをメモリに格納するアナ
ログ・ディジタル変換装置（以下アナログ・ディジタル
変換をAD変換と略す）がある。このようなAD変換装置
は、多チャンネルの入力信号を一定周期でモニタする機
能を備えている。
＜発明が解決しようとする課題＞ しかしながら、ある入力信号を高速にAD変換して計測
する場合には、入力チャンネルの少ない回路と、個別の
カードまたは回路とを用意する必要があった。
する場合には、入力チャンネルの少ない回路と、個別の
カードまたは回路とを用意する必要があった。
また多チャンネル入力をモニタする場合あるいは特定
チャンネルの入力を計測する場合のいずれの場合でも、
AD変換したデータは中央処理装置が読み取るか、または
専用のデュアルポートメモリのようなメモリを設けAD変
換したデータをここに一時的に保管しておき、必要に応
じて中央処理装置が読み出すという方式が採られてい
る。
チャンネルの入力を計測する場合のいずれの場合でも、
AD変換したデータは中央処理装置が読み取るか、または
専用のデュアルポートメモリのようなメモリを設けAD変
換したデータをここに一時的に保管しておき、必要に応
じて中央処理装置が読み出すという方式が採られてい
る。
しかし、中央処理装置が読み取る場合は中央処理装置
のパフォーマンスが低下するという問題があり、また専
用のデュアルポートメモリのようなメモリを設ける場合
には余計なメモリを必要とするという問題があった。
のパフォーマンスが低下するという問題があり、また専
用のデュアルポートメモリのようなメモリを設ける場合
には余計なメモリを必要とするという問題があった。
本発明の目的は、このような点に鑑みてなされたもの
で、１つのAD変換回路の使用で、多チャンネル入力信号
のモニタと、チャンネル固定での入力信号の計測を行な
うことができる多機能のAD変換装置を提供することにあ
る。
で、１つのAD変換回路の使用で、多チャンネル入力信号
のモニタと、チャンネル固定での入力信号の計測を行な
うことができる多機能のAD変換装置を提供することにあ
る。
＜課題を解決するための手段＞ このような目的を達成するための本発明は、 多チャンネル入力信号モニタのときにアナログマルチ
プレクサにチャンネル選択用のアドレスを供給するアド
レスカウンタと、 特定チャンネル入力信号モニタのときにアナログマル
チプレクサに固定チャンネル選択用のアドレスを供給す
るラッチと、 アナログマルチプレクサの出力をディジタル変換した
データ数をカウントすると共に、ディジタル変換を開始
するトリガを周期的に発生する機能を有するタイマ／カ
ウンタと、 ディジタル変換後のデータを前記メモリにDMA転送す
る際のバス使用権を調停するためのバスアービタと、 DMA転送用の転送アドレスを決定するアドレスカウン
タ回路 を具備したとを特徴とする。
プレクサにチャンネル選択用のアドレスを供給するアド
レスカウンタと、 特定チャンネル入力信号モニタのときにアナログマル
チプレクサに固定チャンネル選択用のアドレスを供給す
るラッチと、 アナログマルチプレクサの出力をディジタル変換した
データ数をカウントすると共に、ディジタル変換を開始
するトリガを周期的に発生する機能を有するタイマ／カ
ウンタと、 ディジタル変換後のデータを前記メモリにDMA転送す
る際のバス使用権を調停するためのバスアービタと、 DMA転送用の転送アドレスを決定するアドレスカウン
タ回路 を具備したとを特徴とする。
＜作用＞ 本発明では、多チャンネルモニタの場合には、アドレ
スカウンタ出力のアドレスによりアナログマルチプレク
サを切り換えてディジタル変換し、得られた各チャンネ
ルのデータをCPUのメインメモリの特定アドレスに対応
させその都度DMA転送によりメモリの特定アドレスに格
納する。この動作は一定周期で行われ、したがって、メ
インメモリには最新のデータのみが格納されていること
になる。
スカウンタ出力のアドレスによりアナログマルチプレク
サを切り換えてディジタル変換し、得られた各チャンネ
ルのデータをCPUのメインメモリの特定アドレスに対応
させその都度DMA転送によりメモリの特定アドレスに格
納する。この動作は一定周期で行われ、したがって、メ
インメモリには最新のデータのみが格納されていること
になる。
また１チャンネルモニタの場合には、ラッチ出力のア
ドレスによりアナログマルチプレクサで特定のチャンネ
ルの信号のみを選択し、その入力信号をディジタル変換
し、DMA転送によりメインメモリの任意のアドレスより
変換データを格納してゆき、良めタイマ／カウンタに指
定されたサンプル数分になるとディジタル変換を終了す
る。
ドレスによりアナログマルチプレクサで特定のチャンネ
ルの信号のみを選択し、その入力信号をディジタル変換
し、DMA転送によりメインメモリの任意のアドレスより
変換データを格納してゆき、良めタイマ／カウンタに指
定されたサンプル数分になるとディジタル変換を終了す
る。
＜実施例＞ 以下図面を参照して本発明を詳細に説明する。第１図
は本発明に係る多機能AD変換装置の一実施例を示す要部
構成図である。図において、１は多チャンネルの入力を
択一的に選択するアナログマルチプレクサで、アドレス
（例えばA0〜A3の４ビット）を指定することにより、そ
れに対応したチャンネルスイッチが選択されオンになる
ように構成されている。
は本発明に係る多機能AD変換装置の一実施例を示す要部
構成図である。図において、１は多チャンネルの入力を
択一的に選択するアナログマルチプレクサで、アドレス
（例えばA0〜A3の４ビット）を指定することにより、そ
れに対応したチャンネルスイッチが選択されオンになる
ように構成されている。
２は外部信号に応じてアナログマルチプレクサ１の出
力をサンプリングしホールドするサンプルホールダ、３
はサンプルホールダ２の出力をAD変換するAD変換器、４
はAD変換器の出力を保持するラッチ、５はアナログマル
チプレクサ１に与える固定アドレスを保持するラッチ
で、その固定アドレスは図示しない中央処理装置（以下
CPUという）よりデータバス10を介して与えられる。
力をサンプリングしホールドするサンプルホールダ、３
はサンプルホールダ２の出力をAD変換するAD変換器、４
はAD変換器の出力を保持するラッチ、５はアナログマル
チプレクサ１に与える固定アドレスを保持するラッチ
で、その固定アドレスは図示しない中央処理装置（以下
CPUという）よりデータバス10を介して与えられる。
６はアナログマルチプレクサ１に与える多チャンネル
選択用のアドレスを出力するアドレスカウンタで、初期
値はデータバス10を介してCPUより与えられ、外部クロ
ックによりカウントアップする。このアドレスカウンタ
６は、自身のリップルキャリーアウトにクロック同期を
かけた信号でクリアされ初期値に戻るようになってい
る。
選択用のアドレスを出力するアドレスカウンタで、初期
値はデータバス10を介してCPUより与えられ、外部クロ
ックによりカウントアップする。このアドレスカウンタ
６は、自身のリップルキャリーアウトにクロック同期を
かけた信号でクリアされ初期値に戻るようになってい
る。
なお、アナログマルチプレクサ１は、チャンネル固定
で計測を行なう場合にはラッチ５の固定アドレスで動作
し、多チャンネルをモニタする場合にはアドレスカウン
タ６が出力するアドレスで動作する。
で計測を行なう場合にはラッチ５の固定アドレスで動作
し、多チャンネルをモニタする場合にはアドレスカウン
タ６が出力するアドレスで動作する。
７はAD変換器３に対するスタート信号を発生するタイ
マ／カウンタである。８はバスアービタで、A/D変換器
３により変換動作完了の信号を受けると、CPUに対しバ
スの制御権を渡すよう要求信号（BR）を出力し、その後
バス制御権調停を行なう。また、バスの制御権を獲得す
るとメインメモリ（通常RAMで構成されるが、ここでは
図示しない）に対しライト（WRITE）パルスを送る。
マ／カウンタである。８はバスアービタで、A/D変換器
３により変換動作完了の信号を受けると、CPUに対しバ
スの制御権を渡すよう要求信号（BR）を出力し、その後
バス制御権調停を行なう。また、バスの制御権を獲得す
るとメインメモリ（通常RAMで構成されるが、ここでは
図示しない）に対しライト（WRITE）パルスを送る。
９はアドレスカウンタ回路で、直接メモリアクセス
（DMA）転送時のアドレスを送出するものである。10はC
PUに接続されたデータバス、11はCPUに接続されたアド
レスバスである。
（DMA）転送時のアドレスを送出するものである。10はC
PUに接続されたデータバス、11はCPUに接続されたアド
レスバスである。
このような構成における動作を第２図のタイムチャー
トを参照して次に説明する。
トを参照して次に説明する。
（１）多チャンネル入力のモニタ動作の場合 アナログマルチプレクサ１はアドレスカウンタ６の出
力アドレスに基づいてスイッチの切り換えを行う。第２
図ではマルチプレクサのアドレスが最初ｎとなっている
場合を示している。そして、タイマ／カウンタ７を初期
化すると共にそのカウンタ部の設定は行わず、CPUに割
り込みが発生しないようにする。また、アドレスカウン
タ回路９はクリアし初期状態にしておく（CPUのアドレ
スのビット幅が大きい場合は、上位アドレスを固定とし
て、メモリアドレスが選択できるようにしておく）。
力アドレスに基づいてスイッチの切り換えを行う。第２
図ではマルチプレクサのアドレスが最初ｎとなっている
場合を示している。そして、タイマ／カウンタ７を初期
化すると共にそのカウンタ部の設定は行わず、CPUに割
り込みが発生しないようにする。また、アドレスカウン
タ回路９はクリアし初期状態にしておく（CPUのアドレ
スのビット幅が大きい場合は、上位アドレスを固定とし
て、メモリアドレスが選択できるようにしておく）。
AD変換器３に対するスタート信号が外部（CPUまたは
タイマ／カウンタ７）より入力され（第２図の
（４））、続いてトリガ信号が入力されると（第２図
（５））、サンプルホールダ２での入力信号のサンプル
ホールドが行われる。ホールドした時点でAD変換器３が
その値をAD変換する。
タイマ／カウンタ７）より入力され（第２図の
（４））、続いてトリガ信号が入力されると（第２図
（５））、サンプルホールダ２での入力信号のサンプル
ホールドが行われる。ホールドした時点でAD変換器３が
その値をAD変換する。
AD変換終了と同時に変換データはラッチ４に保持さ
れ、またAD変換終了信号によりバスアービタ８はCPUに
対してバス制御権の要求を行なう。バス制御権が獲得で
きると、アドレスカウンタ回路９はDMAの転送先アドレ
スをアドレスバス11に送出した後RAMへのライト（WRIT
E）パルスを出力する。アドレスカウンタ６およびアド
レスカウンタ回路９は、このライトパルスによりカウン
トアップする。この場合の更新DMAアドレスは、AD変換
器３のビット長が１ワード（２バイト）であるため図示
のようにm,m＋2,m＋4,...と２ずつ増加する。
れ、またAD変換終了信号によりバスアービタ８はCPUに
対してバス制御権の要求を行なう。バス制御権が獲得で
きると、アドレスカウンタ回路９はDMAの転送先アドレ
スをアドレスバス11に送出した後RAMへのライト（WRIT
E）パルスを出力する。アドレスカウンタ６およびアド
レスカウンタ回路９は、このライトパルスによりカウン
トアップする。この場合の更新DMAアドレスは、AD変換
器３のビット長が１ワード（２バイト）であるため図示
のようにm,m＋2,m＋4,...と２ずつ増加する。
データのライトが終了するとバスアービタ８ではバス
の制御権を開放し、他方マルチプレクサ１には更新され
たアドレスがアドレスカウンタ６から与えられる。続い
て、CPU側からのADトリガ信号（第２図の（５））が与
えられると、上記と同様の動作が行われ、このようにし
てストップチャンネルまでの計測およびDMA転送が繰り
返される。
の制御権を開放し、他方マルチプレクサ１には更新され
たアドレスがアドレスカウンタ６から与えられる。続い
て、CPU側からのADトリガ信号（第２図の（５））が与
えられると、上記と同様の動作が行われ、このようにし
てストップチャンネルまでの計測およびDMA転送が繰り
返される。
なお、カウンタ６のリップルキャリイアウトをクロッ
ク同期しDMA用のアドレスカウンタのクリア端子に入力
するように構成すれば、マルチプレクサの入力チャンネ
ルとDMAの転送アドレスは１対１で対応する。すなわ
ち、メインメモリの固定アドレスに特定のアナログ入力
に最新データを格納することができ、CPUはモニタ動作
においてはこの格納データをモニタするだけで済む。
ク同期しDMA用のアドレスカウンタのクリア端子に入力
するように構成すれば、マルチプレクサの入力チャンネ
ルとDMAの転送アドレスは１対１で対応する。すなわ
ち、メインメモリの固定アドレスに特定のアナログ入力
に最新データを格納することができ、CPUはモニタ動作
においてはこの格納データをモニタするだけで済む。
（２）次に、１チャンネル固定計測モードの場合 マルチプレクサ１のアドレスにはラッチ５の出力が与
えられる。この場合アドレスカウンタ６は動作禁止状態
にしておく。ラッチ５には、計測したい入力チャンネル
番号がCPUからデータバス10経由で書き込まれる。ま
た、タイマカウンタ７のカウンタ部には取り込みたいサ
ンプル数が設定される。
えられる。この場合アドレスカウンタ６は動作禁止状態
にしておく。ラッチ５には、計測したい入力チャンネル
番号がCPUからデータバス10経由で書き込まれる。ま
た、タイマカウンタ７のカウンタ部には取り込みたいサ
ンプル数が設定される。
このような状態において、上記（１）の場合と同様
に、ADトリガ信号を入力するとAD変換およびDMA転送が
行なわれる。タイマ／カウンタ７およびアドレスカウン
タ回路９はサンプル数をカウントし、終了条件を判定す
る。終了していなければアドレスカウンタ回路９ではカ
ウントアップし、次のAD変換トリガ信号を待つ。終了条
件を満足した場合には、トリガ信号の入力を禁止し、AD
変換を終了させると共にCPUに対しタイマ／カウンタ７
のカウンタの出力により割り込みをかけ、AD計測終了を
知らせる。この場合タイマ／カウンタ７にはサンプル数
を任意に設定でき、最大サンプル数はタイマ／カウンタ
７の最大設定値、またはアドレスカウンタ回路９のビッ
ト幅により決定される。
に、ADトリガ信号を入力するとAD変換およびDMA転送が
行なわれる。タイマ／カウンタ７およびアドレスカウン
タ回路９はサンプル数をカウントし、終了条件を判定す
る。終了していなければアドレスカウンタ回路９ではカ
ウントアップし、次のAD変換トリガ信号を待つ。終了条
件を満足した場合には、トリガ信号の入力を禁止し、AD
変換を終了させると共にCPUに対しタイマ／カウンタ７
のカウンタの出力により割り込みをかけ、AD計測終了を
知らせる。この場合タイマ／カウンタ７にはサンプル数
を任意に設定でき、最大サンプル数はタイマ／カウンタ
７の最大設定値、またはアドレスカウンタ回路９のビッ
ト幅により決定される。
また、アドレスカウンタ回路９のカウンタも初期設定
できるような構成とすれば、データ格納アドレスも任意
に設定することができる。
できるような構成とすれば、データ格納アドレスも任意
に設定することができる。
＜発明の効果＞ 以上詳細に説明したように、本発明によれば、AD変換
装置における多チャンネル入力のモニタと１チャンネル
固定での連続計測を１つのAD変換器の使用で実現でき、
それによって部品数の低減、AD変換装置部の実装面積を
縮小させることができる。
装置における多チャンネル入力のモニタと１チャンネル
固定での連続計測を１つのAD変換器の使用で実現でき、
それによって部品数の低減、AD変換装置部の実装面積を
縮小させることができる。
また、DMA転送を実現させたことにより、AD変換時のC
PUのパフォーマンス低下を抑えると共に、従来はAD変換
データの格納用の専用メモリを用意していたのに対して
これが不要となったことから回路の簡単化、コストの削
減に役立つという効果がある。
PUのパフォーマンス低下を抑えると共に、従来はAD変換
データの格納用の専用メモリを用意していたのに対して
これが不要となったことから回路の簡単化、コストの削
減に役立つという効果がある。
第１図は本発明に係る多機能AD変換装置の一実施例を示
す要部構成図、第２図は動作説明用のタイムチャートで
ある。 １……アナログマルチプレクサ、２……サンプルホール
ダ、３……AD変換器、4,5……ラッチ、６……アドレス
カウンタ、７……タイマ／カウンタ、８……バスアービ
タ、９……アドレスカウンタ回路、10……データバス、
11……アドレスバス。
す要部構成図、第２図は動作説明用のタイムチャートで
ある。 １……アナログマルチプレクサ、２……サンプルホール
ダ、３……AD変換器、4,5……ラッチ、６……アドレス
カウンタ、７……タイマ／カウンタ、８……バスアービ
タ、９……アドレスカウンタ回路、10……データバス、
11……アドレスバス。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 3/05
Claims (1)
- 【請求項１】一定の周期でアナログマルチプレクサによ
り多チャンネルのアナログ信号をチャンネル順に選択し
てディジタル変換する機能、および特定の１チャンネル
のアナログ信号を繰返しディジタル変換する機能を持
ち、変換したデータは中央処理装置のメインメモリに取
り込まれるように構成された多機能アナログ・ディジタ
ル変換装置であって、 多チャンネル入力信号モニタのときに前記アナログマル
チプレクサにチャンネル選択用のアドレスを供給するア
ドレスカウンタと、 特定チャンネル入力信号モニタのときに前記アナログマ
ルチプレクサに固定チャンネル選択用のアドレスを供給
するラッチと、 前記アナログマルチプレクサの出力をディジタル変換し
たデータ数をカウントすると共に、ディジタル変換を開
始するトリガを周期的に発生する機能を有するタイマ／
カウンタと、 前記ディジタル変換後のデータを前記メモリにDMA転送
する際のバス使用権を調停するためのバスアービタと、 前記DMA転送用の転送アドレスを決定するアドレスカウ
ンタ回路 を具備したことを特徴とする多機能アナログ・ディジタ
ル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016657A JP2982164B2 (ja) | 1989-01-26 | 1989-01-26 | 多機能アナログ・ディジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016657A JP2982164B2 (ja) | 1989-01-26 | 1989-01-26 | 多機能アナログ・ディジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196318A JPH02196318A (ja) | 1990-08-02 |
| JP2982164B2 true JP2982164B2 (ja) | 1999-11-22 |
Family
ID=11922415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016657A Expired - Lifetime JP2982164B2 (ja) | 1989-01-26 | 1989-01-26 | 多機能アナログ・ディジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982164B2 (ja) |
-
1989
- 1989-01-26 JP JP1016657A patent/JP2982164B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02196318A (ja) | 1990-08-02 |
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