JPS6042834A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS6042834A
JPS6042834A JP15028483A JP15028483A JPS6042834A JP S6042834 A JPS6042834 A JP S6042834A JP 15028483 A JP15028483 A JP 15028483A JP 15028483 A JP15028483 A JP 15028483A JP S6042834 A JPS6042834 A JP S6042834A
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JP
Japan
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film
etching
wet etching
sio2
semiconductor device
Prior art date
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Pending
Application number
JP15028483A
Other languages
English (en)
Inventor
Takashi Hirose
広瀬 貴司
Hiroshi Yamazoe
山添 博司
Atsushi Nakagawa
敦 中川
Ichiro Yamashita
一郎 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP15028483A priority Critical patent/JPS6042834A/ja
Publication of JPS6042834A publication Critical patent/JPS6042834A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、シリコン酸化膜(以下Si20膜と記す)の
パターン形成を含む半導体装置の製造方法に関するもの
である。
(従来例の構成とその問題点) S io、膜は半導体装置における絶縁層や保護膜とし
て多く使用されている。以下図面を参照し゛ながら従来
のS iO2膜の湿式食刻によるパターン形成方法につ
いて説明する。第1図は従来の湿式食刻によるS iO
2膜のノ4ターン形成方法を示した工程断面図で、まず
、半導体基板1の表面に形成されたS iO2膜2の、
食刻時にマスクとなるボッ型フォトレジスト膜3に所定
のパターン形式を行なう(第1図(a))。次に前記5
IO2膜2をフッ酸の緩衝液等の適当な食刻溶液で湿式
食刻を行ない、5i02膜2のパターン形成を行なう(
第1図(b))。パターンが1〜2μm程度の微細な場
合、フォトレノストは前記のポジ型フォトレノストが用
いられる。このとき、ボッ型フォトレジスト膜3と81
02膜2との界面における密着・性が充分でなく、前記
界面での食刻溶液の浸透によシ、第1図(b)に示した
5r02膜3の側面食刻長tが大きくなりやすぐ、Si
O□膜3の微細パターンの形成が困難になる傾向がある
という問題点を有していた。
(発明の目的ン 本発明の目的はS 102膜の湿式食刻におけるS10
2膜とマスクとなるポジ型フォトレジスト膜との′界面
での食刻を減らし、もってS iO2膜の微細・り一ン
形成の難点を軽減しうろことを可能とする半導体装置の
製造方法を提供することである。
(発明の構成) 本発明の半導体装置の製造方法は、ポジ型フォトレジス
トを用いて半導体基板上に形成した5lo2膜のieタ
ーン形成を行なう・に際し、まず、ポジ型フォトレ・ノ
ストをマスクとし、フッ素を含むプラズマによるSio
2膜の乾式食刻を行ない、しかる後、さらに湿式・によ
るS s O2膜の食刻を行なうものであシ、これによ
!+ 5tO2膜の湿式食刻時におけるS t O2膜
とレジスト膜との界面での食刻を軽減でき、さらに前記
湿式食刻時間が短くなることと合わせて、同湿式食刻に
よるS r 02膜の側面食刻を減らすことができるも
のである。なお前記プラズマを四フッ化炭素(以下CH
4と略す)もしくは三フッ化−水素化炭素(以下CHF
3と略す)よシ生成することによシ前記の作用をよ)効
果的に行なうことができ−7る。
(実施例の説明) 以゛下本発明の一実施例について、図面を参照しながら
説明する。
第2図は、本発明の一実施例における半導体装置の製造
方法の各工程を示す半導体装置の断面図である。まず、
半導体基板1の表面に、減圧CVD法(装置はKoKu
aai Electric社製])J−8300゜基板
温度は320℃)によって、5io2膜2を厚さs o
 00’Xに形成し、さらに前記S s O2膜2の表
面にポジ型フォトレジスト3として0FPR−800(
東京応化工業社製)を厚さ4000Xとなるようにスピ
ン塗、布し、90℃で25分間窒素ガス雰囲気中テア’
 L/ ベーク後、露光、現像を行ないポジ型7オトレ
どスト3のパターンを形成し、130℃で15分間窒素
ガス雰囲気中でポストベークを行なう(第2図0)、次
に、CF4を用イS i O2膜のゾラズマ乾式食刻を
行なう。前記乾式食刻は日電アネルハ社製、DEM −
451を用イcF4ノ流量を4゜SCCM 、圧を50
 mTorrとし、高周波電力を200 Wとして2分
間行なう(第2図(b))。このとき前記乾式食刻によ
るS 102膜の食刻深さXは約1200Xであり、同
時に食刻されるポジ型フォトレジスト4の食刻深さtも
同様に約1200Xである0しかる後、フッ化水$1(
47%)とフッ化アンモニウム水溶液(40%)を容量
比1:5に混合した食刻溶液(液温は25℃)に20秒
間浸漬し、S IO2膜2の湿式食刻を行なう(第2図
(c))。
第3図は、前記実施例において、乾式食刻の時間をそれ
ぞれ0分、1分、2分、3分としたときのSiO2膜の
側面食刻長tと湿式食刻時間との関係を示した特性図で
ある。なお同第3図の縦呻tの値は走査型電子顕微鏡(
以下SEMと略す)を用いた観察によるものである。湿
式食刻を行なわない場合、すなわち前記第3図における
横軸が0分の場合にはいずれの乾式食刻時間においても
S iO2膜の側面食刻はみられなかった(すなわちL
= 0 )nn )。これより 8102膜の側面食刻
は主に湿式食刻によシ生じ、前記一実施例に示すように
湿式食刻を行なう前に乾式食刻を行なうことによシ湿式
食刻によシ除去すべきS 102膜の厚さが減少、湿式
食刻だけの場合に比べ湿式食刻時間が短くなシ、5I0
2膜の111II面食刻を軽減することができる。さら
゛に、前記第3図において乾式食刻時間の増加に伴い、
同一湿式食刻時間におけるS r 02腹側面食刻長t
が減少している。これはCF4プラズマによる乾式食刻
にょシ、マスクであるポジ型フォトレジストとS、J 
O2膜との界面での密着性が増し、湿式食刻時における
前記界面での食刻溶液の浸透が少なくなったためと推定
される。なお、第4図は前記一実施例におけるCF4プ
ラズマ食刻時間とポジ型フォトレジストの食刻長tとの
関係を示した特性図で、前記食刻長tはCF4プラズマ
食刻時間と共に“増カル、前記一実施例の次に続く工程
(例えばリフトオフなど)においてポジ型フォ、トレジ
ストが必要な場合、CF4プラズマ食刻時間はレジスト
膜厚によシ゛異なるが、短時間が望ましい。前記一実施
例においては前記第3図よシ乾式食刻時間が2分以上で
はS i O?膜の側面食刻長tはほぼ同程度となる。
これは前記のCF4fラズマ食刻によるポジ型フォトレ
ジストトS10□膜の密着性を増す効果が2分以上では
増加しないためと推定される。以上のことよシ、前記一
実施例においては、その中に示すようにCF47’ラズ
マ食刻時間は、2分が望ましい。さらにプラズマk C
HF3より生成しても条件は異なるが、同様の効果が得
られる。
(発明の効果) 以上の説明から明らかなように、本発明は、ボッ型フォ
トレノストをマスクとし、フッ素を含むプラズマによ’
I S 102膜の乾式食刻を行ない、しがる後さらに
5102膜を湿式食刻することにより、S 102膜と
ボッ型フォトレノストの、密着性が増し、さらに湿式食
刻時間を短かくできることと合わせて、5I02膜の側
面食刻を軽減するという優れた効果が得られ、その結果
、S+Q2膜の1〜2μmの微細パターン形成の困難さ
を緩和することが可能となる。さらに、本発明はフッ素
を含むプラズマの食刻が、ボッ型フォトレジストをも食
刻することから、ポジ型フォトレノストのパターン形成
時のレノスト残渣を除去するという効果も得られる。
【図面の簡単な説明】
第1図は従来の湿式食刻のみによるS 102膜のパ、
ターン形成における半導体装置の工程断面図、第2図は
本発明の一実施例における半導体装置の製造方法の工程
断面図、第3図は本発明の前記一実施例におけるCF4
7°ラズマ食刻の効果を示した特性図、第4図は前記C
F4fラズマによるボッ型7オトレノストの食刻を示し
た特性図である。 1・・・半導体基板、2・・・5102膜、3・・・ボ
ッ型フォトレノスト、t・二5102膜の測面食刻長。 特許出願人 松下電器産業株式会社 代理人星 野 恒 司、°閂1 11 第1図 第2図 第 3 図。 温弐骨刺時’fll(分2 第4図 乾た111蒔閘(か2

Claims (2)

    【特許請求の範囲】
  1. (1)半導体基板上に形成したシリコン酸化膜のパター
    ン形成に際し、ポジ型フォトレノストヲマスクとし、フ
    ッ素を含むプラズマによる乾式食刻を行ない、しかる後
    、続いて湿式食刻を行なうことを特徴とする半導体装置
    の製造方法。
  2. (2) プラズマが四フッ化炭素もしくは三ンッ化−水
    素化炭素より生成することを特徴とする特許請求の範囲
    第(1)項に記載の半導体装置の製造方法。
JP15028483A 1983-08-19 1983-08-19 半導体装置の製造方法 Pending JPS6042834A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63289818A (ja) * 1987-05-21 1988-11-28 Matsushita Electronics Corp 半導体装置の製造方法
US4847183A (en) * 1987-09-09 1989-07-11 Hewlett-Packard Company High contrast optical marking method for polished surfaces
US5354369A (en) * 1992-05-13 1994-10-11 Canon Kabushiki Kaisha Ink, ink-jet recording process making use of the ink, and equipment therefor
CN103646870A (zh) * 2013-11-15 2014-03-19 中国科学院物理研究所 薄膜窗口的制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63289818A (ja) * 1987-05-21 1988-11-28 Matsushita Electronics Corp 半導体装置の製造方法
US4847183A (en) * 1987-09-09 1989-07-11 Hewlett-Packard Company High contrast optical marking method for polished surfaces
US5354369A (en) * 1992-05-13 1994-10-11 Canon Kabushiki Kaisha Ink, ink-jet recording process making use of the ink, and equipment therefor
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