JPS6040710B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6040710B2 JPS6040710B2 JP53140103A JP14010378A JPS6040710B2 JP S6040710 B2 JPS6040710 B2 JP S6040710B2 JP 53140103 A JP53140103 A JP 53140103A JP 14010378 A JP14010378 A JP 14010378A JP S6040710 B2 JPS6040710 B2 JP S6040710B2
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- JP
- Japan
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- semiconductor layer
- substrate
- thickness
- layer
- max
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Description
【発明の詳細な説明】
本発明は、フローティング基板を使用したＳＯＳ、１ト
ランジスタ型の半導体記憶装置に関する。
ランジスタ型の半導体記憶装置に関する。
上記の型の半導体記憶装置を本出願入は先に出瀕した（
侍顔昭５２一７０８６２号）が、これは第１図に示すよ
うにサフアィャなどの絶縁性基板１にｐ型シリコン層を
ェピタキシャル成長させ、フオトェッチングにより島状
のフローティング基板２を作り、該基板上に酸化膜３を
介してゲート電極４を取付け、このゲート電極両側の基
板２にｎ型不純物を注入してｎ＋型ソース、ドレィン領
域５，６を形成してなる記憶４メモリ）素子を備え、書
込みに際してはソース・ドレイン電極Ｓを接地し、ドレ
イン電極Ｄには例えば５Ｖの十Ｖｏｏを加え、ゲート電
極Ｇには闘値Ｖｔｈ以上の正の電圧ＶＧ，例えば９Ｖを
加え然るのち該電圧Ｖｃ，を急激に髄億Ｖｔｈ以下にす
る。このようにすると電圧ＶＧ，の印加でチャンネルＣ
Ｈができて、Ｄ−ＣＨ−Ｓの経路で電流が流れ、そして
電圧ＶＧ，がＶｔｈ以下に急激するときチャンネル内の
電子の一部はチャージポンピング効果によりフローティ
ング基板２内に入る。この電子注入で基板２はソース・
ドレイン領域５，６に対して負になり、基板２と領域５
，６との間に形成されるｐｎ接合は逆バイアスされて電
流遮断状態にあり、基板２内の電子は流出せずにそのま
）にとどまる。これが情報書込み状態である。勿論再結
合があるので注入された電子はやがて消滅するから、リ
フレッシュの必要はある。情報を書込まない、つまりド
レィン電流を流して後急激に遮断する操作を行なわない
ときは勿論基板２に電子は注入されず、基板電位はソー
ス領域５と同じく接地（アース）レベルにある。蓄積情
報を謙出すにはやはりソース電極Ｓをアースし、ドレィ
ン電極Ｄに十Ｖｏｏを印加し、ゲート電極ＧにＶｔｈ以
上の電圧Ｖｃ２例えば５〔Ｖ〕を加える。このときやは
りチャンネルができて、Ｄ−ＣＨ−Ｓの経路で電流が流
れるが、この流れる電流は基板２の電位の影響を受け（
後述のバックゲート効果）、基板２が前述のように電子
を注入されて負電位にあると電流ｉは４・であり、基板
２が電子を注入されずアースレベルにあると該電流は大
である。従って図示しない検出回路により電流ｉの大，
小をチェックすれば書込み情報の有無１，０を検知する
ことができる。記憶情報を消去するつまり基板２内の電
子を消滅させるには、光照射、温度上昇、ドレィン電流
を流しそれを漸減させるなどの方法を採用できる。
侍顔昭５２一７０８６２号）が、これは第１図に示すよ
うにサフアィャなどの絶縁性基板１にｐ型シリコン層を
ェピタキシャル成長させ、フオトェッチングにより島状
のフローティング基板２を作り、該基板上に酸化膜３を
介してゲート電極４を取付け、このゲート電極両側の基
板２にｎ型不純物を注入してｎ＋型ソース、ドレィン領
域５，６を形成してなる記憶４メモリ）素子を備え、書
込みに際してはソース・ドレイン電極Ｓを接地し、ドレ
イン電極Ｄには例えば５Ｖの十Ｖｏｏを加え、ゲート電
極Ｇには闘値Ｖｔｈ以上の正の電圧ＶＧ，例えば９Ｖを
加え然るのち該電圧Ｖｃ，を急激に髄億Ｖｔｈ以下にす
る。このようにすると電圧ＶＧ，の印加でチャンネルＣ
Ｈができて、Ｄ−ＣＨ−Ｓの経路で電流が流れ、そして
電圧ＶＧ，がＶｔｈ以下に急激するときチャンネル内の
電子の一部はチャージポンピング効果によりフローティ
ング基板２内に入る。この電子注入で基板２はソース・
ドレイン領域５，６に対して負になり、基板２と領域５
，６との間に形成されるｐｎ接合は逆バイアスされて電
流遮断状態にあり、基板２内の電子は流出せずにそのま
）にとどまる。これが情報書込み状態である。勿論再結
合があるので注入された電子はやがて消滅するから、リ
フレッシュの必要はある。情報を書込まない、つまりド
レィン電流を流して後急激に遮断する操作を行なわない
ときは勿論基板２に電子は注入されず、基板電位はソー
ス領域５と同じく接地（アース）レベルにある。蓄積情
報を謙出すにはやはりソース電極Ｓをアースし、ドレィ
ン電極Ｄに十Ｖｏｏを印加し、ゲート電極ＧにＶｔｈ以
上の電圧Ｖｃ２例えば５〔Ｖ〕を加える。このときやは
りチャンネルができて、Ｄ−ＣＨ−Ｓの経路で電流が流
れるが、この流れる電流は基板２の電位の影響を受け（
後述のバックゲート効果）、基板２が前述のように電子
を注入されて負電位にあると電流ｉは４・であり、基板
２が電子を注入されずアースレベルにあると該電流は大
である。従って図示しない検出回路により電流ｉの大，
小をチェックすれば書込み情報の有無１，０を検知する
ことができる。記憶情報を消去するつまり基板２内の電
子を消滅させるには、光照射、温度上昇、ドレィン電流
を流しそれを漸減させるなどの方法を採用できる。
ところでか）る記憶素子を所望通りに動作させるにはあ
る条件を満たすことが必要であることが分った。
る条件を満たすことが必要であることが分った。
本発明はこの条件を加えた記憶素子を提案するものであ
り、その特徴とする所は絶縁性基板にェピタキシャル成
長させかつ島状にパターニングした半導体層に絶縁膜を
介してゲート電極を取付け、その両側の半導体層部分に
不純物を導入してソ−ス・ドレイン領域を形成した素子
を用い、書込みに際してはチャージポンプにより該半導
体層に少数キャリアを注入し、議出しに際してはその少
数キャリアの注入による半導体層の電位変化による闘値
電圧の変化を利用して書込み情報の読出しを行なう半導
体記憶装置において、前記半導体層の厚みｔと、半導体
層がソース領域と等電位のときの空乏層厚の最大値ｘｄ
・ｍａｘとの間にｔ》ｘｄ・ｍａｘの関係が成立するよ
うに、該厚みｔと該半導体層の不純物濃度等を選定した
ことにある。以下これを詳細に説明する。ＦＥＴの闘値
電圧Ｖ仇は種々の要因で決定されるが、一般には次式で
表わされる。
り、その特徴とする所は絶縁性基板にェピタキシャル成
長させかつ島状にパターニングした半導体層に絶縁膜を
介してゲート電極を取付け、その両側の半導体層部分に
不純物を導入してソ−ス・ドレイン領域を形成した素子
を用い、書込みに際してはチャージポンプにより該半導
体層に少数キャリアを注入し、議出しに際してはその少
数キャリアの注入による半導体層の電位変化による闘値
電圧の変化を利用して書込み情報の読出しを行なう半導
体記憶装置において、前記半導体層の厚みｔと、半導体
層がソース領域と等電位のときの空乏層厚の最大値ｘｄ
・ｍａｘとの間にｔ》ｘｄ・ｍａｘの関係が成立するよ
うに、該厚みｔと該半導体層の不純物濃度等を選定した
ことにある。以下これを詳細に説明する。ＦＥＴの闘値
電圧Ｖ仇は種々の要因で決定されるが、一般には次式で
表わされる。
ｖｔｈ＝処十２０ＰＰ‐漆器 …【１’
こ）で◇Ｍｓは仕事関数差、ぐＦＰは第３図に示すよう
に層２のミッドギャップＥｉから測ったフェルミレベル
ＥＦの位置、鱗ｓはインターフェース電荷、Ｑｄｅｐは
ゲート電極下のデプリーション層内の電荷、Ｃｏｘはゲ
ート基板間容量である。
に層２のミッドギャップＥｉから測ったフェルミレベル
ＥＦの位置、鱗ｓはインターフェース電荷、Ｑｄｅｐは
ゲート電極下のデプリーション層内の電荷、Ｃｏｘはゲ
ート基板間容量である。
ｎチャンネル素子の場合Ｑｓｓ＞０，Ｑｄｅｐ＜０であ
り、従って‘１１式の右辺第３項は負、第４項は正とな
る。そして右辺第１項から第３項はほぼ一定としてよい
から闇値電圧Ｖにｈは右辺第４項に応じて変ることなる
。こ）で電荷ＱｄｅｐはＱｄｅｐ＝ｇｘｄ・ｍａｘ
・・・…‘２１で表わされ、またｘｄ・ｎ
損×はｘｄ側×＝ゾ船ご。
り、従って‘１１式の右辺第３項は負、第４項は正とな
る。そして右辺第１項から第３項はほぼ一定としてよい
から闇値電圧Ｖにｈは右辺第４項に応じて変ることなる
。こ）で電荷ＱｄｅｐはＱｄｅｐ＝ｇｘｄ・ｍａｘ
・・・…‘２１で表わされ、またｘｄ・ｎ
損×はｘｄ側×＝ゾ船ご。
ＪＦＰ ．・・．・・【３’ｇＮ８で表わされる。
ｘｄ・ｍａｘは反転を生じたときの空乏層の深さ、ｇは
素電荷、Ｋｓごｏはシリコンの譲弦率、？ＥＰは前述の
如く第３図に示すように層２のミッドギャップＥｉから
測ったフェルミレベルＥＦの位置であり、基板不純物濃
度、基板電位およびゲート電圧によって変わる。従って
基板電位によってｘｄ・ｍａｘが変わり、これによりＶ
ｔｈが変わる。なお第３図のＥｃはコンダクションバン
ド、Ｅｖはバレンスバンドである。また鞠値電圧ｙｔｈ
はバルク表面のバンドの曲がり０ｓがぐＦＰのほゞ２倍
になったとき即ち、○Ｓニ２つＦＰ
……【４１になったとき界面で導電型反転が生じ、
そのときのゲート電圧Ｖｔｈとされる。
素電荷、Ｋｓごｏはシリコンの譲弦率、？ＥＰは前述の
如く第３図に示すように層２のミッドギャップＥｉから
測ったフェルミレベルＥＦの位置であり、基板不純物濃
度、基板電位およびゲート電圧によって変わる。従って
基板電位によってｘｄ・ｍａｘが変わり、これによりＶ
ｔｈが変わる。なお第３図のＥｃはコンダクションバン
ド、Ｅｖはバレンスバンドである。また鞠値電圧ｙｔｈ
はバルク表面のバンドの曲がり０ｓがぐＦＰのほゞ２倍
になったとき即ち、○Ｓニ２つＦＰ
……【４１になったとき界面で導電型反転が生じ、
そのときのゲート電圧Ｖｔｈとされる。
ところでＳＯＳデバイスのようにェピタキシヤル層（フ
ローテイング基板）２が有限の場合はゲート電圧により
空乏層が拡がると空乏層はやがて層２の底部に達してし
まい、それ以上は拡がらない。このときＱｄｅｐはＱｄ
ｅｐ＝ｇ・ｔ ・・・・・・‘
５）なる最大値をとる。こ）でｔは層２の厚みである。
即ち空乏層が下限に達すれば、もはやＶｔｈの変化はな
いことになる。なおＦＥＴには基板バイアス効果、また
はバックゲート効果と呼ばれる現象があり、これは第４
図に示すようにｎチャンネル素子の場合基板をソース領
域に対し負にバイアスすると、反転を生じたときのデブ
リーション層の深さｘｄ・ｍａｘが大になる現象をいう
。即ちこ一の場合は基板のバイアス電圧値をＶｓｕｂと
すると、？ｓ＝２ＪＦｐ十Ｖｓ血 ……
■となり、この結果ｘｄ・ｍａｘは長くなる。
ローテイング基板）２が有限の場合はゲート電圧により
空乏層が拡がると空乏層はやがて層２の底部に達してし
まい、それ以上は拡がらない。このときＱｄｅｐはＱｄ
ｅｐ＝ｇ・ｔ ・・・・・・‘
５）なる最大値をとる。こ）でｔは層２の厚みである。
即ち空乏層が下限に達すれば、もはやＶｔｈの変化はな
いことになる。なおＦＥＴには基板バイアス効果、また
はバックゲート効果と呼ばれる現象があり、これは第４
図に示すようにｎチャンネル素子の場合基板をソース領
域に対し負にバイアスすると、反転を生じたときのデブ
リーション層の深さｘｄ・ｍａｘが大になる現象をいう
。即ちこ一の場合は基板のバイアス電圧値をＶｓｕｂと
すると、？ｓ＝２ＪＦｐ十Ｖｓ血 ……
■となり、この結果ｘｄ・ｍａｘは長くなる。
従ってＱｄｅｐは大、闘値電圧Ｖｔｈはェンハンスメン
ト側へシフトされることになる。第５図にノ２０ＦＰ＋
Ｖｓ肋を機軸にとってこの闘値電圧Ｖｔｈの変イＱ氏況
を示す。Ｑｄｅｐは■，‘３１，‘６）式から Ｑｄｅｐのノ２０ＦＰ十Ｖｓｕｂ ……の
で表わされ、従って１式から明らかなようにＶｔｈは第
５図の如く変化する訳である。
ト側へシフトされることになる。第５図にノ２０ＦＰ＋
Ｖｓ肋を機軸にとってこの闘値電圧Ｖｔｈの変イＱ氏況
を示す。Ｑｄｅｐは■，‘３１，‘６）式から Ｑｄｅｐのノ２０ＦＰ十Ｖｓｕｂ ……の
で表わされ、従って１式から明らかなようにＶｔｈは第
５図の如く変化する訳である。
層２の厚みｔを基板零バイアスのときのｘｄ・ｍａｘよ
り小にすると、当然基板逆バイアス時のｘｄ・ｍａｘよ
り小になり、Ｑｄｅｐ＝ざであって闘値電圧は基板逆バ
ィアス電位に依らないことになる。第１図のメモリ素子
は情報書込つまり基板への電子注入による基板負電位レ
ベルの変化、これによる闘値電圧の変化を利用するもの
であるから確実な情報書込み、説出しを行なうにはェピ
タキシヤル層２の厚みが零バイアス時の空乏層の拡がり
×ｄ・ｍａｘより大である必要がある。そこで本発明は
Ｖｓｕｄ＝０の状態でｔ》ｘｄ・ｍａｘ
・・・・・・｛８’とするものである。
り小にすると、当然基板逆バイアス時のｘｄ・ｍａｘよ
り小になり、Ｑｄｅｐ＝ざであって闘値電圧は基板逆バ
ィアス電位に依らないことになる。第１図のメモリ素子
は情報書込つまり基板への電子注入による基板負電位レ
ベルの変化、これによる闘値電圧の変化を利用するもの
であるから確実な情報書込み、説出しを行なうにはェピ
タキシヤル層２の厚みが零バイアス時の空乏層の拡がり
×ｄ・ｍａｘより大である必要がある。そこで本発明は
Ｖｓｕｄ＝０の状態でｔ》ｘｄ・ｍａｘ
・・・・・・｛８’とするものである。
具体的にはェピタキシャル層（基板）２特にチャンネル
が形成される部分のそれの厚みｔおよび基板不純物濃度
ＮＢを上記関係が満足されるように設定する。第２図は
本発明に係るメモリ素子の一例を示し、１，２，３，４
，５，および６は第１図に同じくサフアィャ基板、シリ
コンェピタキシャル成長層、ゲート絶縁膜、ゲート電極
、ソースおよびドレィン領域である。
が形成される部分のそれの厚みｔおよび基板不純物濃度
ＮＢを上記関係が満足されるように設定する。第２図は
本発明に係るメモリ素子の一例を示し、１，２，３，４
，５，および６は第１図に同じくサフアィャ基板、シリ
コンェピタキシャル成長層、ゲート絶縁膜、ゲート電極
、ソースおよびドレィン領域である。
３ａ，３ｂはフィ−ルド絶縁膜であり、そしてソース・
ドレィン領域５，６は図示の如くｘｊ：０．３ムｍ程度
に極めて浅くしてあるのが特徴である。
ドレィン領域５，６は図示の如くｘｊ：０．３ムｍ程度
に極めて浅くしてあるのが特徴である。
代りにェピタキシャル成長層２は不純物濃度を２×１び
５仇‐３程度に低くしてあり、×ｄ・ｍａｘ＝０．２ム
ｍ程度にしてある。層２の厚みｔは１．０山ｍ、フィー
ルド絶縁膜の厚み夕２は１．２仏ｍである。ソース・ド
レイン各領域５，６および多結晶（ポリ）シリコンゲ−
ト電極４の不純物濃度は１ぴ１弧‐２、ゲート酸化膜の
厚さＸｏｘは７００〔Ａ〕、チャンネル長Ｌは１０〔仏
ｍ〕である。基板に電荷を注入するにはアバランシェブ
レークダウンに依る方法とチャージポンピングによる方
法があり、前者はソースまたはドレィンに逆万向に高鷲
界を加えてアバランシェプレークダウンを生じさせ、マ
イノリテイキヤリヤ、ｎチャンネルの場合はホールを基
板に注入するものであり、後者は前述のようにゲートに
加えるパルス電圧によりチャンネルを形成してドレィン
電流を流しかつこれを急激に遮断しチャンネルのマジョ
リティキャリア（ｎチャンネルなら蟹子）がソース・ド
レインに戻りきれないで基板に流れ込むというものであ
る。
５仇‐３程度に低くしてあり、×ｄ・ｍａｘ＝０．２ム
ｍ程度にしてある。層２の厚みｔは１．０山ｍ、フィー
ルド絶縁膜の厚み夕２は１．２仏ｍである。ソース・ド
レイン各領域５，６および多結晶（ポリ）シリコンゲ−
ト電極４の不純物濃度は１ぴ１弧‐２、ゲート酸化膜の
厚さＸｏｘは７００〔Ａ〕、チャンネル長Ｌは１０〔仏
ｍ〕である。基板に電荷を注入するにはアバランシェブ
レークダウンに依る方法とチャージポンピングによる方
法があり、前者はソースまたはドレィンに逆万向に高鷲
界を加えてアバランシェプレークダウンを生じさせ、マ
イノリテイキヤリヤ、ｎチャンネルの場合はホールを基
板に注入するものであり、後者は前述のようにゲートに
加えるパルス電圧によりチャンネルを形成してドレィン
電流を流しかつこれを急激に遮断しチャンネルのマジョ
リティキャリア（ｎチャンネルなら蟹子）がソース・ド
レインに戻りきれないで基板に流れ込むというものであ
る。
前者の場合基板は正に、後者の場合負にバイアスされる
。そしてこれら力対比に影響を及ぼす（前者の場合はｐ
ｎ接合は順バアスされるのでホールは直ちにソース・ド
レィンへ戻るから影響は極めて短時間であるが）には基
板の厚みがｘｄ・ｍａｘ（Ｖｓ肋＝０）以上であり、Ｑ
ｄｅｐが変化することが必要である。なお第２図におい
ては明示してないが、ソース・ドレィン領域５，６から
の電極の導出は、周知の技術により、該領域上を絶縁膜
３（及び３ａ，３ｂ）に関口を設け、アルミニウム等の
金属を接続すればよい。以上説明したように本発明によ
ればフローティング基板を使用したＳＯＳＭＯＳトラン
ジスタ型のメモリ素子を正確に作動させることができる
。
。そしてこれら力対比に影響を及ぼす（前者の場合はｐ
ｎ接合は順バアスされるのでホールは直ちにソース・ド
レィンへ戻るから影響は極めて短時間であるが）には基
板の厚みがｘｄ・ｍａｘ（Ｖｓ肋＝０）以上であり、Ｑ
ｄｅｐが変化することが必要である。なお第２図におい
ては明示してないが、ソース・ドレィン領域５，６から
の電極の導出は、周知の技術により、該領域上を絶縁膜
３（及び３ａ，３ｂ）に関口を設け、アルミニウム等の
金属を接続すればよい。以上説明したように本発明によ
ればフローティング基板を使用したＳＯＳＭＯＳトラン
ジスタ型のメモリ素子を正確に作動させることができる
。
第１図は既提案のメモリ素子の構成を示す概略断面図、
第２図は本発明に係るメモリ素子の一例を説明する概略
断面図、第３図，第４図および第５図は動作説明用のェ
ネルギレベル図、ＦＥＴの等価回路図、およびＶｔｈ特
性図である。 図面で１は絶縁性基板、２は半導体層、３はゲート絶縁
膜、４はゲート電極、５，６はソース，ドレイン領域で
ある。 第１図 第２図 第３図 第４図 第５図
第２図は本発明に係るメモリ素子の一例を説明する概略
断面図、第３図，第４図および第５図は動作説明用のェ
ネルギレベル図、ＦＥＴの等価回路図、およびＶｔｈ特
性図である。 図面で１は絶縁性基板、２は半導体層、３はゲート絶縁
膜、４はゲート電極、５，６はソース，ドレイン領域で
ある。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ 絶縁性基板にエピタキシヤル成長させかつ島状にパ
ターニングした半導体層に絶縁膜を介してゲート電極を
取付け、その両側の半導体層部分に不純物を導入してソ
ース・ドレイン領域を形成した素子を用い、書込みに際
してはチヤージポンプにより該半導体層に少数キヤリア
を注入し、読出しに際してはその少数キヤリアの注入に
よる半導体層の電位変化による闘値電圧の変化を利用し
て書込み情報の読出しを行なう半導体記憶装置において
、前記半導体層の厚みｔと、半導体層がソース・ドレイ
ン領域と等電位のときの空乏層厚の最大値χｄ・ｍａｘ
との間にｔ≫χｄ・ｍａｘの関係が成立するように、該
厚みｔと該半導体層の不純物濃度等を選定したことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140103A JPS6040710B2 (ja) | 1978-11-14 | 1978-11-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140103A JPS6040710B2 (ja) | 1978-11-14 | 1978-11-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567160A JPS5567160A (en) | 1980-05-21 |
| JPS6040710B2 true JPS6040710B2 (ja) | 1985-09-12 |
Family
ID=15261003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53140103A Expired JPS6040710B2 (ja) | 1978-11-14 | 1978-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040710B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449508U (ja) * | 1987-09-22 | 1989-03-28 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627149A (ja) * | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 半導体装置における書込み、読出し方法 |
| NL8701251A (nl) * | 1987-05-26 | 1988-12-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JPH0831791B2 (ja) * | 1988-12-28 | 1996-03-27 | 三菱電機株式会社 | 半導体装置 |
-
1978
- 1978-11-14 JP JP53140103A patent/JPS6040710B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449508U (ja) * | 1987-09-22 | 1989-03-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5567160A (en) | 1980-05-21 |
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