JP2979098B2 - 薄膜トランジスタメモリ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタを用いた電気的に書込み
・消去が可能な薄膜トランジスタメモリに関する。

［従来の技術］ 最近、EEPROM等のメモリ素子として、メモリ用薄膜ト
ランジスタと、このメモリ用薄膜トランジスタを選択す
る選択用トランジスタとを、薄膜トランジスタで構成し
た薄膜トランジスタメモリが開発されている。この薄膜
トランジスタメモリは、絶縁性基板上にメモリ用薄膜ト
ランジスタと選択用薄膜トランジスタとを形成したもの
で、そのメモリセルの駆動法としては、選択トランジス
タを片チャネル動作させ、その選択・非選択で書込み／
消去を行なっている。

［発明が解決しようとする課題］ しかしながら、このような従来の薄膜トランジスタメ
モリにあっては、選択トランジスタに片側チャネル動作
（例えば、ｎチャネル動作）しかさせず、その選択トラ
ンジスタの選択・非選択で書込み／消去を行なう構成と
なっていたため、選択トランジスタのｎチャネルをONさ
せることによって電子伝導で半導体層のメモリ絶縁膜中
へ電子を注入する書込みは短時間（メモリゲートとドレ
イン間電界を２μV/cmにして1msオーダー）で行なうこ
とができるものの、正孔注入が必要な消去にはｎチャネ
ルをONさせてメモリ部までソース・ドレインの電界を到
達させても長時間（２μV/cmで1secオーダー）が必要で
あるという欠点があった。

本発明の目的は、書込み／消去時間を大幅に短縮する
ことができるとともに、大規模化が可能な薄膜トランジ
スタを用いた薄膜トランジスタメモリを提供することに
ある。

［課題を解決するための手段］ 本発明による薄膜トランジスタメモリは上記目的達成
のため、半導体層と、この半導体層に電気的に接続され
たソース電極及びドレイン電極と、書込みの選択／非選
択を制御する選択電圧が印加される選択ゲート電極と、
所定のキャリアを移動させるゲート電圧が印加されるメ
モリゲート電極とを備えた薄膜トランジスタメモリであ
って、前記選択ゲート電極と、前記ソース電極及びドレ
イン電極と、前記半導体層とからなる選択トランジスタ
は、ｐチャネルとｎチャネル両方のキャリア伝導ができ
るように構成されるとともに、ｐチャネル動作でメモリ
の消去をし、ｎチャネル動作でメモリへの書込みをする
ようにしたものである。

［作用］ 上記した手段によれば、薄膜トランジスタメモリは、
選択トランジスタが、ｐチャネルとｎチャネル両方のキ
ャリア伝導ができるように構成されているので、選択ト
ランジスタにｐチャネル/nチャネルの両方向動作させる
ことで、書込み／消去の両モードとも状態の遷移時間が
短くなるようにｐチャネル消去/nチャネル書込みのモー
ドを使用することができ、書込み／消去パルス印加時間
を短くすることができる。

［実施例］ 以下、本発明を図面に基づいて説明する。

原理説明 最初に、本発明の原理から説明する。

CMOSデバイスの基本構造は第１図で示される。CMOSデ
バイスはＮ型基板10上にボロン（Ｂ）拡散などによっ
て、大きなP⁺拡散層、すなわちp^-wellと呼ばれる領域を
作り、その中にリン（Ｐ）拡散などによってｎチャネル
トランジスタTrを形成するとともに、Ｎ型基板10上にボ
ロン拡散などによって、ｐチャネルトランジスタTrを形
成し、必要な部分間をアルミニウムなどの導電体で接続
する。図中、12,13はｐチャネルトランジスタTrのソー
ス・ドレイン拡散層、14はそのゲート電極を示し、ま
た、15,16はｎチャネルトランジスタTrのソース・ドレ
イン拡散層、17はそのゲート電極を示している。従っ
て、ｐチャネル,nチャネル別々の領域に別々のプロセス
で作り分けるため、プロセスが複雑で集積化するのにも
不利であった。また、Ｎ型基板10とソース・ドレイン拡
散層との間のリーク電流はPN接合の逆方向バイアスで動
作させることによって防いでいるため、例えばPMOS部の
ゲートを基板に対して正バイアスにしてｎチャネルを形
成しても、ｐ型拡散層からなるドレインに正バイアスを
かけてこれをトランジスタ移動させることはできない。
すなわち、従来のSi基板上のトランジスタは本質的に片
側チャネル動作しか行なえない。

そこで本発明は、ｐチャネル/nチャネル両方向動作さ
せることができる薄膜トランジスタを実現することによ
って、薄膜トランジスタメモリの性能向上を図ろうとす
るものである。この目的達成のため以下のような基本構
造をとることとする。

絶縁基板上のTFTを用いることで基板との間のリーク
電流を無視できるようにする。

ソース・ドレイン電極とのオーミック接触部に正、順
両方向のバイアスに対してもバリアとして働かず、即ち
整流性の極めて弱く、かつ金属とのオーミック性が十分
にあるリン等の不純物を高濃度にドープしたpoly−Si層
を用いる。

ソース・ドレインとゲートの間に半導体層が挾まれる
とともに、ゲートとソース・ドレイン間にかける電界の
強さと向きでｐチャネル/nチャネル両方のキャリアが発
生する構造をとるようにする。

半導体層に真性半導体に近いpoly−Si層を用いること
によりフェルミレベルがバンドギャップ中央に近く、か
つバンドギャップが狭い状態としてｐチャネルn/チャネ
ル両方を使用するのに実用的な電圧レベルまでもってこ
れるようにする。

第２図は上記基本構造〜により形成されたスタガ
ー構造のpoly−Si TFTの断面図である。この図におい
て、20はスタガー構造の選択トランジスタであり、選択
トランジスタ20はガラス基板等の絶縁性基板21上に形成
されたソース電極22及びドレイン電極23と、ソース電極
22及びドレイン電極23上に形成されるオーミックコンタ
クト層24,25と、ソース電極22及びドレイン電極23を形
成した絶縁性基板21上に形成されるチャネル用半導体層
26と、チャネル用半導体層26上に形成されるゲート絶縁
膜27と、ゲート絶縁膜27上に形成されたゲート電極28と
により構成されている。また、ソース電極22及びドレイ
ン電極23上に形成されるオーミックコンタクト層24,25
は、ドーパントのＰ型,N型によらずP,N両タイプのキャ
リアを流すことができるコンタクト層であり、例えば、
poly−Si、ａ（アモルファス）−Si等のオーミックコン
タクト用半導体層により形成される。

第３図は選択トランジスタ20のV_G−I_D（ゲート電圧−
ドレイン電流）特性を示す図であり、ドレイン電圧Vdを
5V,10V,15V,20Vにした（但し、ソース電圧V_Sはグランド
レベルとする）ときのｎチャネル動作及びｐチャネル動
作を示している。そして、ドレイン電圧Vdを高くしてい
くと飽和をすることになるが、ｎチャネル側に関しては
第３図の太実線のようにグラフが重なった１本の線で表
わされる。また、ｐチャネル側に関してはVdに応じてId
が徐々にシフトしていく。一方、上記の場合とは逆にVd
をマイナス側にすると同図中左側に示すようにｐチャネ
ル側動作をすることになり、この場合もｐチャネル側に
関しては１本の線で表わされる。第２図に示すように選
択トランジスタ20は３端子であるため、ｎチャネル動作
のサブスレショルド電圧Vthnはソース・ドレインの低い
側の電圧とゲート電圧V_Gとの関係で決まり、ｐチャネル
動作のサブスレショルド電圧Vthpはソース・ドレイン間
の高い側の電圧とゲート電圧との関係で決定される。こ
のときの選択トランジスタ20の等価回路は第４図で示さ
れる。

また、ドレイン電圧Vdを上げていき、poly−Siのバン
ドギャップより高い電圧をソース・ドレイン間に印加す
ると、ｐチャネルとｎチャネルの両方向動作が見られ、
チャネル電流がどのゲート電圧においても流れ続けるよ
うになる（第３図参照）。

第５図及び第６図はｐチャネル,nチャネル各動作時の
Vd−Id（ドレイン電圧−ドレイン電流）特性を示す図で
あり、第５図はｐチャネル側のVd−Id特性を、第６図は
ｎチャネル側のVd−Id特性をそれぞれ示している。第５
図及び第６図に示すようにｐチャネル側でややn⁺拡散層
のソース・ドレイン間電界に対するバリアの影響がある
ものの、ｐチャネル,nチャネルとも低いVdから実用的な
トランジスタ動作をしていることがわかる。

このように、１個の薄膜トランジスタがｐチャネル,n
チャネル両方向動作するので、ｐチャネルトランジスタ
とｎチャネルトランジスタを作り分ける必要がなくなる
ため、ｐチャネル,nチャネル両方の動作が必要な例えば
CMOS回路をこの薄膜トランジスタで製造すれば製造工程
が簡単になり高集積化が図られる。また、３端子の素子
であって基板電位という確定した電位がないため、ｐチ
ャネル,nチャネルの両方向動作をさせるとき低電圧化が
図ることができる。例えば、ドレイン電圧Vdが10Vでソ
ース電圧V_Sが0V、ｐチャネル動作のサブスレッショルド
電圧Vthpが−10V、ｎチャネル動作のサブスレッショル
ド電圧Vthnが5Vの場合のｐチャネル動作/nチャネル動作
を第７図に示すように、基板電位がある従来のCMOS構造
のトランジスタにあっては両方向動作をしようとする場
合にはｐチャネル動作側で−10V以下の低電位側電源が
必要とされる。これに対して、基板電位がない薄膜トラ
ンジスタ20の場合にはｐチャネル動作をする場合にもゲ
ートバイアス条件等を適当に設定すればｐチャネル/nチ
ャネル両方の動作をさせることができ、上記負電源を用
いることなく実現することが可能である。

上記特徴を有する薄膜トランジスタ20をメモリの選択
トランジスタに適用すれば電込み（電子注入）にｎチャ
ネル伝導、消去（正孔注入）にｐチャネル伝導を用いる
ことができる。以下、上記原理に基づいて実施例を説明
する。

一実施例 第８図〜第18図は本発明に係る薄膜トランジスタメモ
リの一実施例を示す図であり、第８図〜第12図は薄膜ト
ランジスタメモリの製造工程図である。

この実施例では、ソース・ドレイン電極とゲート電極
の間に半導体チャネル層が挾まれたスタガー型構造を採
用した例を示している。

まず、第８図に示すように、ガラス等からなる絶縁性
基板31上に例えばクロム（Cr）からなる導電層と、リン
（Ｐ）又は砒素（As）をドーピングしたｎ型ポリシリコ
ン（poly−Si）等からなるオーミックコンタクト層とを
スパッタ法等により順次堆積し、パターニングしてソー
ス電極32とそのコンタクト層33、ドレイン電極34とその
コンタクト層35を形成する。この場合、リンドープした
ポリシリコン（poly−Si）をオーミックコンタクト層3
3,35として用いると、トランジスタの動作特性であるｐ
チャネル動作、ｎチャネル動作のどちらの伝導に対して
もメモリとしての書込み／消去動作を行なえるものであ
る。

次いで、ソース電極32ドレイン電極34及びコンタクト
層33,35が形成された絶縁性基板31上にアモルファスシ
リコン（ａ−Si）層と、その後良好な界面を得るために
連続して化学量論比よりもシリコン厚子Siの量を多くし
て電荷蓄積機能のある窒化シリコンを薄く（100Å程
度）堆積した後パターニングして第９図に示すように半
導体層36を形成し、更に第10図に示すように前記半導体
層36の中央部にメモリ窒化膜37を形成する。

次いで、第11図に示すようにメモリ窒化膜37が形成さ
れた半導体層36の全面に亘って化学量論比の窒化シリコ
ンからなるメモリゲート絶縁膜38aを堆積し、その上に
クロム等の導電層を堆積した後パターニングしてメモリ
トランジスタTr10のメモリゲート電極39を形成する。こ
の場合、メモリゲート電極39は、前記メモリ窒化膜37と
対向する位置に形成される。

次いで、第12図に示すように、メモリゲート電極39が
形成されたメモリゲート絶縁膜38aの全面に亘って化学
量論比の窒化シリコンからなる選択ゲート絶縁膜38bを
形成する。その後、このメモリゲート絶縁膜38b上にク
ロム等からなる導電層をスパッタ法等により堆積し、パ
ターニングして選択ゲート電極40を形成して薄膜トラン
ジスタメモリを完成する。

上記のようにして製造された薄膜トランジスタメモリ
50は、ソース電極32、ドレイン電極34、メモリゲート電
極39及び選択ゲート電極40の４端子を有する薄膜トラン
ジスタとなっており、ソース電極32及びドレイン電極34
とゲート電極39,40との間に半導体層36が挾まれたスタ
ガー構造となっている。そして、選択ゲート電極40、ソ
ース電極32、ドレイン電極34及び半導体層36を含む部分
は選択トランジスタTr11を構成し、メモリゲート電極3
9、ソース電極32、ドレイン電極34及び半導体層36を含
む部分はメモリトランジスタTr10を構成する。つまり、
この薄膜トランジスタメモリ50はスタガー構造のメモリ
トランジスタTr10の上にスタガー構造の選択トランジス
タTr11を積層した構造となっている。

第13図はメモリトランジスタTr10と選択トランジスタ
Tr11が１つのメモリセルで構成された薄膜トランジスタ
メモリ50の選択トランジスタTr11のV_G−I_D（ゲート電圧
−ドレイン電流）特性を示す図であり、ドレイン電圧Vd
を5V,10V,15V,20Vにしたときの特性を示している。選択
トランジスタTr11は選択ゲート電極40とソース電極32及
びドレイン電極34間の電界の向きにより正孔も電子もキ
ャリアとして用いることができるためゲート電圧V_Gの値
によってｎチャネル電流とｐチャネル電流が使い分けら
れる特性を有している。この場合、リンドープしたポリ
シリコン（poly−Si）をオーミックコンタクト層33,35
として用いているので、ｐチャネル/nチャネルどちらの
伝導に対しても伝導の妨げとなる程のバリアにならない
ものが得られる。従って、以下に述べるようにゲートバ
イアス条件によりｐチャネル/nチャネル両方の伝導がで
き、選択／非選択動作が容易に行なえる構造となってい
る。

第14図及び第15図はこの選択トランジスタTr11を用い
てソース電極32及びドレイン電極34とメモリゲート電極
39間に２μV/cmの電界強度をかけて書込み／消去の遷移
に要する時間が選択ゲート電圧V_CGによってどのように
変化するか調べた結果を示す図であり、第14図が消去の
遷移に要する時間を、第15図が書込みの遷移に要する時
間をそれぞれ示している。同図中符号１、符号２、符号
３、符号４、符号５が付された実線はそれぞれ100μs,1
ms,10ms,100ms,1secのパルス幅（印加時間）を示してお
り、選択ゲート電極V_CGが負でｐチャネル伝導、正でｎ
チャネル伝導となっている。第14図及び第15図に示すピ
ークの部分はｐチャネル,nチャネル電流共に流れず、メ
モリに印加した電界が届くまで時間のかかる領域であり
駆動時の非選択電圧としてこの領域を用いる。このよう
な観点から第14図及び第15図をみると書込みは選択トラ
ンジスタをｎチャネル動作させた方が速く、逆に消去は
選択トランジスタをｐチャネル動作させた方が速いこと
がわかる。このように非選択電圧が書込みと消去で異な
るのは、消去後ゲート電極下には正電界がかかるので書
込み時のV_G−Vdは第13図のｎチャネル側に対応し、ま
た、書込み後のゲート電極下には負電界がかかるので、
消去時は第13図のｐチャネル側が対応するためである。

第16図（Ａ），（Ｂ）は上記のようにして製造された
薄膜トランジスタメモリの等価回路を示しており、この
等価回路は第16図（Ｂ）に示すような選択トランジスタ
Tr11とメモリトランジスタTr10とが直列接続された構造
であることを表している。つまり、本願発明の薄膜トラ
ンジスタメモリは、スタガー構造のメモリトランジスタ
Tr10上にスタガー構造の選択トランジスタTr11を積層し
た構造であるが電気的動作としては、第16図（Ｂ）に示
すようにメモリトランジスタTr10と選択トランジスタTr
11とが直列に接続した構成となる。

第17図及び第18図は上記薄膜トランジスタメモリを基
に構成される書込みモード／消去モードを示す図であ
り、第16図（Ａ）に示した等価回路により表わしてい
る。なお、50は上記薄膜トランジスタメモリである。

書込みの場合は、第17図に示すように書込みの選択を
しようとする薄膜トランジスタメモリ50（同図（１−
１）参照）が接続されるメモリゲートライン51にVp/2
を、選択ゲートライン52にｎチャネルON電圧をそれぞれ
印加するとともに、非選択の薄膜トランジスタメモリ50
が接続されるメモリゲートライン53にVp/2を、選択ゲー
トライン54に書込非選択電圧（例えば、10V）をそれぞ
れ印加する。また、書込み選択の薄膜トランジスタメモ
リ50（同図（１−１）参照）が接続されるデータライン
55に−Vp/2を、データライン56に−Vp/2をそれぞれ印加
し、同電位かつ非選択の薄膜トランジスタメモリ50が接
続されるデータライン57,58に同電位のVp/2を印加す
る。すると、選択ゲートライン52にVp/2が印加（選択ト
ランジスタTr11のｎチャネル ON）され、選択トランジ
スタTr11のドレインが接続されるデータライン56に−Vp
/2が印加されることで当該選択トランジスタTr11は選択
状態となり同図（１−１）に示す薄膜トランジスタメモ
リ50の書込み（メモリ窒化膜37への電子e^-注入）が行な
われる。

一方、同じデータライン55,56に接続される薄膜トラ
ンジスタメモリ50（同図（２−１）参照）にあっては、
この薄膜トランジスタメモリ50に接続される選択ゲート
ライン54に書込非選択電圧が印加（選択トランジスタTr
11のｎチャネル OFF）されるので、当該選択トランジ
スタTr11は非選択状態となり書込みが禁止される。この
場合、この同図（２−１）に示す薄膜トランジスタメモ
リ50のメモリトランジスタTr10にはメモリゲート電極40
とソース・ドレイン間の電界強度Vpを選択トランジスタ
Tr11のチャネル・インピーダンスが大きくなるように選
択ゲートバイアスをもっていくことによって、実効的に
メモリ窒化膜37の両端にVpの高電界がかからないように
して前のメモリの状態を保持している。

また、データライン57,58に接続される薄膜トランジ
スタメモリ50,50（同図（１−２），（２−２）参照）
は、選択されたライン上の薄膜トランジスタであるが、
データとして書込みでない場合であって、データライン
57,58に印加される電圧がメモリゲートライン53に印加
される（Vp/2）と同電位であるから選択トランジスタTr
11は強制的にOFFされてそのメモリトランジスタTr10に
は前のデータが保持されることとなる。

従って、薄膜トランジスタメモリ50（同図（１−１）
参照）のみに書込みが行なわれることになる。

消去の場合は、第18図に示すように消去をしようとす
る薄膜トランジスタメモリ50（同図（１−１）参照）が
接続されるメモリゲートライン51に−Vp/2を、選択ゲー
トライン52にｐチャネルON電圧をそれぞれ印加するとと
もに、非選択の薄膜トランジスタメモリ50が接続される
メモリゲートライン53に−Vp/2を、選択ゲートライン54
に消去非選択電圧（例えば、−15V）をそれぞれ印加す
る。また、消去選択の薄膜トランジスタメモリ50（同図
（１−１）参照）が接続されるデータライン55にVp/2
を、データライン56にVp/2をそれぞれ印加し、同電位か
つ非選択の薄膜トランジスタメモリ50が接続されるデー
タライン57,58に同電位の−Vp/2をそれぞれ印加する。
すると、消去しようとするメモリゲートライン51につな
がる薄膜トランジスタメモリ50のゲート−ソース間の電
位差はVpとなりライン単位で一括消去（正孔h⁺がメモリ
窒化膜37中へトラップ）される。また、消去したくない
部分の薄膜トランジスタメモリについては前記書込みの
場合と同様にそのメモリゲートライン53にはデータライ
ン55〜58と同電位のVp/2が印加され電位差は０となるの
で消去されることはない。

以上説明したように、選択トランジスタTr11をｐチャ
ネル/nチャネルの両方向動作させるようにしているの
で、書込み／消去の両モードとも状態の遷移時間が短く
なるようｐチャネル消去/nチャネル書込みのモードを使
用することが可能になる。その結果、書込み／消去パル
ス印加時間が短くなるので、選択トランジスタTr11をOF
Fにすることによるメモリへのパルス印加を防ぐ非選択
特性も良好となり、データが各セルに正しく書き込め、
かつ消去できるようになって、大規模EEPROMとして用い
て好適である。

なお、上記実施例における選択ゲート電極、オーミッ
クコンタクト層及び半導体層の材質は一例であって、各
々同一もしくは類似の性質を有する他の材料を用いるこ
とができることはいうまでもない。

また、上記実施例ではソース・ドレイン電極とゲート
電極との間に半導体チャネル層が挾まれたスタガー構造
の選択トランジスタメモリに適用した例であるが、これ
には限定されず、積層構造を逆にした逆スタガー構造等
の他の構造のものには全てに適用可能である。

［発明の効果］ 本発明によれば、選択ゲート電極、ソース電極・ドレ
イン電極及び半導体層からなる薄膜トランジスタメモリ
はｐチャネル,nチャネル両方のキャリア伝導動作をし、
そのｐチャネル側動作でメモリの消去を行ない、ｎチャ
ネル側動作でメモリへの書込みを行なうように構成して
いるので、メモリ絶縁膜両端に直接電界をかけることに
よって書込み／消去時間を短縮させることができ、特に
正孔注入が必要な消去時の遷移時間を大幅に短縮させる
ことができる。従って、書込み／消去パルス印加時間が
短くなるので、選択トランジスタをOFFにすることによ
るメモリへのパルス印加を防ぐ非選択特性も向上し、デ
ータが各セルに正しく書き込め、消去できるようになっ
て、大規模EEPROMとして利用することが可能になる。

さらに、１個のトランジスタにｐチャネル/nチャネル
両方向動作させるようにしているので、ｐチャネルトラ
ンジスタとｎチャネルトランジスタを作り分けることが
ないため、製造工程が簡単になり、高集積化・大面積化
が実現する。これにより、選択トランジスタメモリの
他、ｐチャネル/nチャネル両方の動作が必要な例えばCM
OS回路に類似した回路に適用することもできる。

【図面の簡単な説明】

第１図〜第７図は本発明に係る薄膜トランジスタメモリ
の原理を説明するための図であり、第１図は原理説明の
ための従来のCMOS構造を示す図、第２図はスタガー構造
のポリSi選択トランジスタの断面図、第３図は薄膜トラ
ンジスタのV_G−I_D特性図、第４図は薄膜トランジスタの
等価回路図、第５図は薄膜トランジスタのｐチャネル側
のVd−Id特性図、第６図は薄膜トランジスタのｎチャネ
ル側のVd−Id特性図、第７図は両方向動作をする薄膜ト
ランジスタの低電圧動作を説明するための図、第８図〜
第18図は本発明に係る選択トランジスタメモリの一実施
例を示す図であり、第８図〜第12図は薄膜トランジスタ
メモリの製造工程図、第13図は薄膜トランジスタメモリ
のV_G−I_D特性図、第14図は消去の遷移に要する時間を示
す特性図、第15図は書込みの遷移に要する時間を示す特
性図、第16図は薄膜トランジスタメモリの等価回路図、
第17図は薄膜トランジスタメモリの書込みモード動作を
説明するための回路図、第18図は薄膜トランジスタメモ
リの消去モード動作を説明するための回路図である。 20……薄膜トランジスタ、21,31……絶縁性基板、22,32
……ソース電極、23,34……ドレイン電極、24,25……高
濃度ドーピング層、26,36……チャネル用半導体層、27
……ゲート絶縁膜、28……ゲート電極、36……半導体
層、37……メモリ窒化膜、38……ゲート絶縁膜、38a…
…メモリゲート絶縁膜、38b……選択ゲート絶縁膜、39
……メモリゲート電極、40……選択ゲート電極、50……
薄膜トランジスタメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内藤 英雄 東京都八王子市石川町2951番地の５ カ シオ計算機株式会社八王子研究所内 (56)参考文献 特開 平２−114570（ＪＰ，Ａ) 特開 平４−72672（ＪＰ，Ａ) 特開 平４−61282（ＪＰ，Ａ) 特開 平４−61281（ＪＰ，Ａ) 特開 平４−72677（ＪＰ，Ａ) 特開 平４−72676（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/788 H01L 29/792 H01L 27/115 H01L 21/2847

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体層と、この半導体層に電気的に接続
   されたソース電極及びドレイン電極と、書込みの選択／
   非選択を制御する選択電圧が印加される選択ゲート電極
   と、所定のキャリアを移動させるゲート電圧が印加され
   るメモリゲート電極とを備えた薄膜トランジスタメモリ
   であって、 前記選択ゲート電極と、前記ソース電極及びドレイン電
   極と、前記半導体層とからなる選択トランジスタは、ｐ
   チャネルとｎチャネル両方のキャリア伝導ができるよう
   に構成されるとともに、ｐチャネル動作でメモリの消去
   をし、ｎチャネル動作でメモリへの書込みをするように
   したことを特徴とする薄膜トランジスタメモリ。