JPS6040111B2 - バブルメモリのデ−タ保護方式 - Google Patents
バブルメモリのデ−タ保護方式Info
- Publication number
- JPS6040111B2 JPS6040111B2 JP57022481A JP2248182A JPS6040111B2 JP S6040111 B2 JPS6040111 B2 JP S6040111B2 JP 57022481 A JP57022481 A JP 57022481A JP 2248182 A JP2248182 A JP 2248182A JP S6040111 B2 JPS6040111 B2 JP S6040111B2
- Authority
- JP
- Japan
- Prior art keywords
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- bubble memory
- bubble
- memory
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0875—Organisation of a plurality of magnetic shift registers
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
風 発明の技術分野
本発明は、メジャーマィナループ構成のバブルメモリ装
置における、データ書き込み中の電源断に基づくデータ
破壊を防止するための、バブルメモリのデータ保護方式
に関するものである。
置における、データ書き込み中の電源断に基づくデータ
破壊を防止するための、バブルメモリのデータ保護方式
に関するものである。
‘Ｂ）従来技術の問題点補助記憶装置として多く用いら
れるメジャーマィナループ構成のバブルメモリは、一般
に、デー夕を書き込み保持するための多数のマィナルー
プと、マィナループにデータを書き込むための書き込み
メジャーラインと、マイナループからデータを読み出す
やめの読み出しメジャーラインとから構成されている。
れるメジャーマィナループ構成のバブルメモリは、一般
に、デー夕を書き込み保持するための多数のマィナルー
プと、マィナループにデータを書き込むための書き込み
メジャーラインと、マイナループからデータを読み出す
やめの読み出しメジャーラインとから構成されている。
第１図はバブルメモリの内部構成を簡略化して示したも
のである。
のである。
同図において、１−，，１‐２，・・…・，１［はｎ個
のマィナルーブ、２は読み出しメジヤ−ライン、３−，
，３‐２，……，３川は各マイナループ１−，，１‐２
，……，１‐ｎはｎ個のマイナループ、２は読み出しメ
ジャーライン、３−・，３‐２，…３ｍは各マィナルー
プ１−，，１‐２，…，１ｈに対応して設けられた読み
出しコントロールゲート、４は書き込みメジャーライン
、５−・，５‐２，……，５川は各マイナループ１−，
，１‐２，…・・・，１‐ｎに対応して設けられた書き
込みコントロールゲートである。各マイナループ１−，
，１‐２，…・・・，１‐ｎは例えばそれぞれｍビット
のバブル情報を保持し、それぞれのバブル情報は図示さ
れない駆動コイルによって発生する回転磁界により、例
えば図中矢印で示す一定方向に１ビットごとにシフトさ
れる。
のマィナルーブ、２は読み出しメジヤ−ライン、３−，
，３‐２，……，３川は各マイナループ１−，，１‐２
，……，１‐ｎはｎ個のマイナループ、２は読み出しメ
ジャーライン、３−・，３‐２，…３ｍは各マィナルー
プ１−，，１‐２，…，１ｈに対応して設けられた読み
出しコントロールゲート、４は書き込みメジャーライン
、５−・，５‐２，……，５川は各マイナループ１−，
，１‐２，…・・・，１‐ｎに対応して設けられた書き
込みコントロールゲートである。各マイナループ１−，
，１‐２，…・・・，１‐ｎは例えばそれぞれｍビット
のバブル情報を保持し、それぞれのバブル情報は図示さ
れない駆動コイルによって発生する回転磁界により、例
えば図中矢印で示す一定方向に１ビットごとにシフトさ
れる。
マィナループ上のバブル情報は、各マィナループの対応
するビット位置のデータ（例えば第１図におし、て○印
によって示される）によってページを構成し、従って第
１図に示れるバブルメモリは、ｍページのバブル情報を
蓄積することができる。バブルメモリからデータの読み
出しを行う場合には、読み出しコントロールゲート３−
，，３‐２，…・・・，３‐ｎを制御することによって
、各マィナループにおけるそれぞれの読み出しコントロ
ールゲートに対応するビット位置のバブルを分割して読
み出しメジャーライン２上に並列に移すことによって、
読み出しメジャーライン上に１ページ分のデータを読み
出すことができる。一方、バブルメモリにデータを書き
込み場合には、書き込みたいビット位置がマィナループ
上において読み出しコントロールゲートに対応する位置
にあったとき各読み出しコントロールゲート制御して、
各マィナループにおけるそのビット位置のデータを並列
に読み出しメジャーライン２に転送すると同時に、各マ
ィナループ上におけるそのビット位置をクリアする。
するビット位置のデータ（例えば第１図におし、て○印
によって示される）によってページを構成し、従って第
１図に示れるバブルメモリは、ｍページのバブル情報を
蓄積することができる。バブルメモリからデータの読み
出しを行う場合には、読み出しコントロールゲート３−
，，３‐２，…・・・，３‐ｎを制御することによって
、各マィナループにおけるそれぞれの読み出しコントロ
ールゲートに対応するビット位置のバブルを分割して読
み出しメジャーライン２上に並列に移すことによって、
読み出しメジャーライン上に１ページ分のデータを読み
出すことができる。一方、バブルメモリにデータを書き
込み場合には、書き込みたいビット位置がマィナループ
上において読み出しコントロールゲートに対応する位置
にあったとき各読み出しコントロールゲート制御して、
各マィナループにおけるそのビット位置のデータを並列
に読み出しメジャーライン２に転送すると同時に、各マ
ィナループ上におけるそのビット位置をクリアする。
マイナーループ上のバブル情報を分割して読み出すか、
クリアして読み出すかは、各読み出しコントロールゲー
トに与える電流値によって制御することができる。各マ
ィナループにおけるクリアされたビット位置が、回転磁
界によってシフトされた書き込みコントロールゲート５
−，，５‐２，・…・・，５‐ｎに対応する位置に到達
したとき、各書き込みコントロールゲートを制御するこ
とによって、書き込みメジャーライン４上に各書き込み
コントロールゲートに対応して整列されていた１べ−ジ
分のデータが、並列に各マィナループのそのビット位置
に書き込まれる。 ，このように
してバブルメモ川こ対するデータの書き込みを行うこと
ができるが、この際、マィナループ上におけるデータの
書き込みを行うべきビット位置が、読み出しコントロー
ルゲートにおいてクリアされてから、書き込みコントロ
ールゲ−トに到達するまでには、一定のシフト時間を必
要とする。
クリアして読み出すかは、各読み出しコントロールゲー
トに与える電流値によって制御することができる。各マ
ィナループにおけるクリアされたビット位置が、回転磁
界によってシフトされた書き込みコントロールゲート５
−，，５‐２，・…・・，５‐ｎに対応する位置に到達
したとき、各書き込みコントロールゲートを制御するこ
とによって、書き込みメジャーライン４上に各書き込み
コントロールゲートに対応して整列されていた１べ−ジ
分のデータが、並列に各マィナループのそのビット位置
に書き込まれる。 ，このように
してバブルメモ川こ対するデータの書き込みを行うこと
ができるが、この際、マィナループ上におけるデータの
書き込みを行うべきビット位置が、読み出しコントロー
ルゲートにおいてクリアされてから、書き込みコントロ
ールゲ−トに到達するまでには、一定のシフト時間を必
要とする。
従って書き込みを行うべきビット位置が、読み出しコン
トロールゲートにおいてクリアされた後書き込みコント
ロールゲートに達するまでに電源断が発生すると、その
部分のデータは破壊れることになる。すなわち一般に、
クリアされて読み出しメジャーライン上に読み出しされ
たデータと、書き込みのために書き込みメジャーラィン
上に整列されていたデータとは、電源断の発生によって
利用不可能となり破壊されてしまう。電源断になった後
復露して前データを使用する場合に旧データをもとに新
データをソフト的に作成したり、旧データをそのまま使
用して処理を続行させたい場合があるが、バブルメモリ
では前述のよに原理的に旧データが破壊されてしまうた
め、このようなことが不可能である。従来、このような
バブルメモリにおける書き込み中の電源断に基づくデー
タ破壊の対策として、バブルメモリ装置を２重化したり
、またはメインメモリを不揮発化してデータを保存する
方法が用いられていた。
トロールゲートにおいてクリアされた後書き込みコント
ロールゲートに達するまでに電源断が発生すると、その
部分のデータは破壊れることになる。すなわち一般に、
クリアされて読み出しメジャーライン上に読み出しされ
たデータと、書き込みのために書き込みメジャーラィン
上に整列されていたデータとは、電源断の発生によって
利用不可能となり破壊されてしまう。電源断になった後
復露して前データを使用する場合に旧データをもとに新
データをソフト的に作成したり、旧データをそのまま使
用して処理を続行させたい場合があるが、バブルメモリ
では前述のよに原理的に旧データが破壊されてしまうた
め、このようなことが不可能である。従来、このような
バブルメモリにおける書き込み中の電源断に基づくデー
タ破壊の対策として、バブルメモリ装置を２重化したり
、またはメインメモリを不揮発化してデータを保存する
方法が用いられていた。
かしながらバブルメモリによる補助記憶装置を２重化す
ることは、実装スペースが増加し装置全体が大形化する
だけでなく、価格の上昇を逸れない。一方、メインメモ
リを不揮発化するためにはＣＭＯＳ素子のＩＣメモリを
用いるのが一般的であるが、このようなメモリは、通常
、メインメモ川こ使用しているダイナミックラム（ＲＡ
Ｍ）ＩＣに比べ、記憶容量は１′４程度にすぎずかつ高
価である。またダィナツクＲＡＭ ＩＣとＣＭＯＳＲＡ
Ｍ ＩＣとを混在させて使用することは、メインメモリ
の大容量化および小形化を阻害し、好ましくない。‘Ｃ
’ 発明の目的 本発明は、このよな従来技術の問題点を解決しようとす
るものであって、その目的は、メジャーマィナループ構
成のバブルメモ川こおけるデータ書き込み中の電源断に
基づくデータ破壊を防止することができる方式を提供す
るとにあり、かつ簡易な構成によって小形で安価なバブ
ルメモリのデータ保護方式を提供するとにある。
ることは、実装スペースが増加し装置全体が大形化する
だけでなく、価格の上昇を逸れない。一方、メインメモ
リを不揮発化するためにはＣＭＯＳ素子のＩＣメモリを
用いるのが一般的であるが、このようなメモリは、通常
、メインメモ川こ使用しているダイナミックラム（ＲＡ
Ｍ）ＩＣに比べ、記憶容量は１′４程度にすぎずかつ高
価である。またダィナツクＲＡＭ ＩＣとＣＭＯＳＲＡ
Ｍ ＩＣとを混在させて使用することは、メインメモリ
の大容量化および小形化を阻害し、好ましくない。‘Ｃ
’ 発明の目的 本発明は、このよな従来技術の問題点を解決しようとす
るものであって、その目的は、メジャーマィナループ構
成のバブルメモ川こおけるデータ書き込み中の電源断に
基づくデータ破壊を防止することができる方式を提供す
るとにあり、かつ簡易な構成によって小形で安価なバブ
ルメモリのデータ保護方式を提供するとにある。
（功 発明の実施例
第２図は本発明の一実施例の構成を示している。
同図において１１はプロセッサ、１２はメインメモリで
あ。メインメモリー２は、揮発性メモリではあるが安価
で大容量のダイナミックＲＡＭにを用いるものとする。
１３はバブルメモリコントローラ、１４はバブルメモリ
、１６は電池、１６は共通バスである。
あ。メインメモリー２は、揮発性メモリではあるが安価
で大容量のダイナミックＲＡＭにを用いるものとする。
１３はバブルメモリコントローラ、１４はバブルメモリ
、１６は電池、１６は共通バスである。
バブルメモリコントローラー３はバブルメモリ１４を制
御するためのものであって、コントロール用のマイク。
プロセッサ２１、バブルメモリ１４を制御するための車
用プ。グラムを格納するロム（ＲＯＭ）２２、電池Ｉ５
によって不揮発化されたＣＭＯＳＲＡＭ２３、バブルメ
モリコントローラ１３とバブルメモリ１４とのインター
フェースをとるバブルインターフェース部２４、バブル
メモリコントローラ１３と共通バス１６とのインターフ
ェースをとるバスィンターフェース部２５、および一般
電源＋５Ｖと電池１５の電源とを結合するワイヤードオ
ア２６とを具えている。今、プロセッサ１１がメインメ
モリ１２のあるデータ領域をバブルメモリ１４に転送す
る場合、プロセッサ１１はバブルメモリコントローラ１
３にコマンド（命令）を与え、これによってマイクロプ
ロセッサ２１はメインメモリ１２のデータ領域からデー
タを読み出して、これをＣＭＯＳＲＡＭ２３のデータ領
域に転送する。
御するためのものであって、コントロール用のマイク。
プロセッサ２１、バブルメモリ１４を制御するための車
用プ。グラムを格納するロム（ＲＯＭ）２２、電池Ｉ５
によって不揮発化されたＣＭＯＳＲＡＭ２３、バブルメ
モリコントローラ１３とバブルメモリ１４とのインター
フェースをとるバブルインターフェース部２４、バブル
メモリコントローラ１３と共通バス１６とのインターフ
ェースをとるバスィンターフェース部２５、および一般
電源＋５Ｖと電池１５の電源とを結合するワイヤードオ
ア２６とを具えている。今、プロセッサ１１がメインメ
モリ１２のあるデータ領域をバブルメモリ１４に転送す
る場合、プロセッサ１１はバブルメモリコントローラ１
３にコマンド（命令）を与え、これによってマイクロプ
ロセッサ２１はメインメモリ１２のデータ領域からデー
タを読み出して、これをＣＭＯＳＲＡＭ２３のデータ領
域に転送する。
次にマイクロプロセッサ２１は、ＣＭＯＳＲＡＭ２３の
作業領域に書き込み中を示すフラグを立てて、ＣＭＯＳ
ＲＡＭ２３のデータ領域に格納されているデータを、バ
スィン夕−フェース部２５を経由してバブルメモリー４
に転送する。ＣＭＯＳＲＡＭ２３にフラグを立てた後に
電源断が発生た場合でも、ＣＭＯＳＲＡＭ２３はワイヤ
ードオア２６を介して電池１６から電源を供給されるこ
とによって不揮発化されているため、フラグおよびデー
タの内容は破壊されることなく保存されている。復電時
、マイクロプロセッサ２１は動作再開のためのイニシア
ル処理を行うが、このイニシアル処理中にＣＭＯＳＲＡ
Ｍ２３におけるフラグの状況を調べる。もしもフラグが
立っていれば、マイクロプロセッサ２１はＣＭＯＳＲＡ
Ｍ２３に格納されているデータを、バブルインターフェ
ース部２４を経てバブルメモリ１４に書き込む。このよ
うにして、電源によって破壊されたバブルメモリ１４中
のデータは、新デー外こ書き替えられる。バブルメモリ
１４に対するデータの書き込みが完了たのち、マイクロ
プロセッサ２１はＣＭＯＳＲＡＭ２３中のフラグをリセ
ットして、通常のコマンド待ちの状態になる。第３図は
本発明の一実施例におけるＣＭＯＳＲＡＭ２３の内容を
示したものである。同図は８ビット系のマイクロプロセ
ッサ２１に対応して、８ビットのＣＭＯＳＲＡＭを用い
る場合を例示している。第３図において、３１はフラグ
領域であって、バブルメモ川こおけるデータ書き込み時
、４ビットからなる特定パターンがフラグとして立てら
れる。
作業領域に書き込み中を示すフラグを立てて、ＣＭＯＳ
ＲＡＭ２３のデータ領域に格納されているデータを、バ
スィン夕−フェース部２５を経由してバブルメモリー４
に転送する。ＣＭＯＳＲＡＭ２３にフラグを立てた後に
電源断が発生た場合でも、ＣＭＯＳＲＡＭ２３はワイヤ
ードオア２６を介して電池１６から電源を供給されるこ
とによって不揮発化されているため、フラグおよびデー
タの内容は破壊されることなく保存されている。復電時
、マイクロプロセッサ２１は動作再開のためのイニシア
ル処理を行うが、このイニシアル処理中にＣＭＯＳＲＡ
Ｍ２３におけるフラグの状況を調べる。もしもフラグが
立っていれば、マイクロプロセッサ２１はＣＭＯＳＲＡ
Ｍ２３に格納されているデータを、バブルインターフェ
ース部２４を経てバブルメモリ１４に書き込む。このよ
うにして、電源によって破壊されたバブルメモリ１４中
のデータは、新デー外こ書き替えられる。バブルメモリ
１４に対するデータの書き込みが完了たのち、マイクロ
プロセッサ２１はＣＭＯＳＲＡＭ２３中のフラグをリセ
ットして、通常のコマンド待ちの状態になる。第３図は
本発明の一実施例におけるＣＭＯＳＲＡＭ２３の内容を
示したものである。同図は８ビット系のマイクロプロセ
ッサ２１に対応して、８ビットのＣＭＯＳＲＡＭを用い
る場合を例示している。第３図において、３１はフラグ
領域であって、バブルメモ川こおけるデータ書き込み時
、４ビットからなる特定パターンがフラグとして立てら
れる。
３２はコマンド領域であって、デ−夕の書き込みを行う
べきバブルメモリのアドレスが格納される。
べきバブルメモリのアドレスが格納される。
３３はデータ領域であって、バブルメモリに対して書き
込みを行うべきデータがページごとに格納される。
込みを行うべきデータがページごとに格納される。
価 発明の果
以上明したように、本発明のバブルメモリのデータ保護
方式によれば、メジャーマィナルーブ構成のバブルメモ
川こいて、データ書き込み中の電源断に基づくデータ破
壊を防止することができ、かつその構成も簡易であって
小形かつ安価に実現することができるので、甚だ効果的
である。
方式によれば、メジャーマィナルーブ構成のバブルメモ
川こいて、データ書き込み中の電源断に基づくデータ破
壊を防止することができ、かつその構成も簡易であって
小形かつ安価に実現することができるので、甚だ効果的
である。
第１図はバブルメモリの内部構成を簡略化して示した説
明図、第２図は本発明のバブルメモリのデータ保護方式
の一実施例の構成を示すブロック図、第３図は本発明の
一実施例におけるＣＭＯＳラムの内容を示す図である。 １−，，１‐２，……，１‐ｎ・”…マイナループ、２
・・・・・・読み出しメジャーライン、３−，，３‐２
，・・・…，３ｍ……読み出しコントロールゲート、４
…・・・書き込みメジャ−ライン、５‐１，５‐２，・
．・・・・５川……書き込みコントロールゲート、１１
……プロセッサ、１２……メインメモリ、１３……バブ
ルメモリコントローラ、１４……バブルメモリ、１５・
・・・・・電池、１６・・・・・・共通バス、２１・・
・・・・マイクロプロセッサ、２２．・…・ロム（ＲＯ
Ｍ）、２３．．．．．．ＣＭＯＳラム（ＲＡＭ）、２４
・・・・・・バブルインターフェース部、２５…・・・
バスィンターフェース部、２６……ワイヤードオア、３
１……フラグ領域、３２……コマンド領域、３３・・・
・・・データ領域。第１図 第２図 第３図
明図、第２図は本発明のバブルメモリのデータ保護方式
の一実施例の構成を示すブロック図、第３図は本発明の
一実施例におけるＣＭＯＳラムの内容を示す図である。 １−，，１‐２，……，１‐ｎ・”…マイナループ、２
・・・・・・読み出しメジャーライン、３−，，３‐２
，・・・…，３ｍ……読み出しコントロールゲート、４
…・・・書き込みメジャ−ライン、５‐１，５‐２，・
．・・・・５川……書き込みコントロールゲート、１１
……プロセッサ、１２……メインメモリ、１３……バブ
ルメモリコントローラ、１４……バブルメモリ、１５・
・・・・・電池、１６・・・・・・共通バス、２１・・
・・・・マイクロプロセッサ、２２．・…・ロム（ＲＯ
Ｍ）、２３．．．．．．ＣＭＯＳラム（ＲＡＭ）、２４
・・・・・・バブルインターフェース部、２５…・・・
バスィンターフェース部、２６……ワイヤードオア、３
１……フラグ領域、３２……コマンド領域、３３・・・
・・・データ領域。第１図 第２図 第３図
Claims (1)
- １ マイナループ上のデータをページごとにメジヤーラ
インに読み出してクリアした後クリアされたマイナルー
プのビツト位置に書き込みメジヤーラインから新たなデ
ータをページごとに書き込むメジヤーマイナループ構成
のバブルメモリにおいて、該バブルメモリに書き込むべ
きデータをページごとに格納するとともにバブルメモリ
におけるデータ書き込み中を示すフラグをセツトして得
るＣ−ＭＯＳラムメモリを具え、該ＣＭＯＳラムメモリ
を無停電電源で動作させ、電源断が発生したときＣＭＯ
Ｓラムメモリにフラグが立てられていることによつてＣ
ＭＯＳラムメモリに格納されているデータをバブルメモ
リに再書き込みすることを特徴とするバブルメモリのデ
ータ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022481A JPS6040111B2 (ja) | 1982-02-15 | 1982-02-15 | バブルメモリのデ−タ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022481A JPS6040111B2 (ja) | 1982-02-15 | 1982-02-15 | バブルメモリのデ−タ保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58141491A JPS58141491A (ja) | 1983-08-22 |
| JPS6040111B2 true JPS6040111B2 (ja) | 1985-09-09 |
Family
ID=12083903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022481A Expired JPS6040111B2 (ja) | 1982-02-15 | 1982-02-15 | バブルメモリのデ−タ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040111B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247758A (ja) * | 1985-08-27 | 1987-03-02 | Matsushita Electric Ind Co Ltd | フロツピ−デイスクのデ−タ保護装置 |
| DE3616895A1 (de) * | 1986-05-20 | 1987-11-26 | Bosch Gmbh Robert | Verfahren zum abspeichern von daten |
| JPS63116253A (ja) * | 1986-11-04 | 1988-05-20 | Alps Electric Co Ltd | バツクアツプされたｒａｍの保護方式 |
-
1982
- 1982-02-15 JP JP57022481A patent/JPS6040111B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58141491A (ja) | 1983-08-22 |
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