JPS6035781A - コード変換方法及びコード変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術の分野） この発明は、Ｄ　ＲＣマトリックス・ビデオテキスト・
システムにおいて、１２Ｘ１０ドツトを有する１次マト
リックスから８×１０ドツトを有する１次マトリックス
へのコード変換及びその逆をも行うコード変換システム
に関する。

（背景技術） アルファ・モザイクまたはビデオテキスト・システムは
、例えばフランスのＴｅ１ｅｔｅｌ及Ａｎｔｉｏｐｅ　
システム、もしくはイギリスのＰｒｅｓｔｅｌ及びＣｅ
ｅｆａｘシステムの様に、公知のシステムである。上記
のシステムに対比するものとして、カナダの’ｌ’ｅｌ
　１ｄｏｎシステムがあるが、このシステムはアルファ
・ジオメトリツク画像システムであり、この発明とは無
関係である。

１月もＣマトリックス・ビデオテキスト・システムは公
知である。例えば、米国特許第４，２９０，０６２号に
この種のシステムが記載されている。各システムの端末
装置のキャラクタ・発生器にお（・て、キャラクタ・シ
ェープＩｔ、　Ａ　Ｍは通常のＩ（ＩＯＭを伴い；ビデ
オテキスト・データ送信チャンネルを介して正規に転送
さね、て来る特定なキャラクタの形を受け、既にＲＯＭ
にノモリされているキャラクタ・シェープのセットを補
うことができる。この様なシステムは１月％ＣＳシステ
ムと呼ばれている（１月もＣセント）。Ｄ　ＲＣＳの構
成には現在２つの型があるニ一方の型においては１次マ
トリックスは８×１０ドツトを有し、他方の型において
は１次マトリックスは１２　Ｘ　１０ドツトを有する。

Ｄ　ＲＣＳシステムに関しては、”　Ｉ　ＥＥＥＴｒａ
ｎｓａｃｔｉｏｎｓｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃ
ｔｒｏｎｉｃｓ　Ｉｌ、　ＶＯＩ　、　ＣＥ２６　＋　
１９８０年８月、貞６００−６ＣＭ、に０．　Ｌａｍｂ
ｅ百ｄａｌ、”ＡＮ’Ｔ　ｌ０ＰＥＡＮＤ　Ｊ）Ａ’、
、Ｃ，Ｓ’ｌ　として発表された文献が全般的に参照さ
れる。

現在、１）几Ｃ８構造の上記２型式を、最少の歪で共用
し得る方法を確定するための努力が行われている。１９
８１年３月５日〜２７日１ｍｒｍｓｌａｄｔ　で開かれ
たＣ　Ｅ　Ｊ’　ｉ’ビデオテキスト・ミーティングで
、Ｃｏ＋ｎ　ｏｏｎ＋　（−＞＋山＋＋ｇ　Ｓｃｈｅｍ
ｅｓ　ｆｏｒ　８　ａｎｄ　１２　ｄｏｔ　Ｄ　Ｉ（Ｉ
ｃ　Ｓ　ｌ′と呼ばれるスエーデンのコード変換型式が
提案された。然しこのシステムの使用は、元の形状を相
当変形させる結果を生ずるものと考えられる。

（発明の課題） この発明の目的は、端末装置のコストが実質的に増加し
ない様に単純な手段によって歪の小さくなるコード変換
システムを提供しようとするものである。

この発明の特徴により、１２　Ｘ　１０ドツト・マトリ
ックスから８×１０ドツト・マトリックスへのコード変
換システムが提供され；このシステムにおいては、変換
は次の２つのフェーズから成る：第１フェーズにおいて
、各ラインのピクセルは自然の順番に従って、３個づつ
のグループに分けられ、３個のピクセルから成る各グル
ープは論理的に処理されて、変換されたピクセル２個か
ら成るグループを得る；第２フエーズにおいては、２つ
の３ピクセル・グループの限界にまたがる元のピクセル
４個から成るブロックの形状をよくしらべ、それが０１
１０でない場合には、上記限界のいずれかの側の第１フ
エーズで変換した２個のピクセルが保持され；上記４ピ
クセル・ブロックが０１１０である場合には、前のライ
ンに属する元の４ピクセル・ブロックの構成に関して点
検されニーそ」１が旧１０と等しい事が兄出された場合
には、変換さ」したブロックのピクセルは、前のライン
の対応する決定的に変換されたピクセルで置換される、 −そ」土が旧１０またはｏｏｏｏと異なる場合には、変
換されたブロックのピクセルは、現在のラインと前のラ
インと近い関係にある元のピクセルから第２フエ・−ズ
で計算されたピクセルで置換され、−それが００００で
ある場合には、次のラインにおける対応する元の４ピク
セル・ブロックが点検されニ ーこのものがｏｏｏｏかまたは０１１０に等しい場合に
は変換されたブロックのピクセルは１と１で置換される
、 −このものがｏｏｏｏまたは０１１０の何れかと異る場
合には、変換されたブロックのピクセルは第２フエーズ
で計算されたピクセルによって置換される。

この発明のもう１つの特徴によって、第１フエーズの論
理処理において、元の３個のピクセルａ、ｂ、ｃ、は次
の論理式によって、変換ピクセルａ、ｂのグループに変
換される： ｇ　＝　ａ　＋（ｂ−１・ａ−、＋Ｃイｂ−，）　・ａ
　−ｂ　−ｃｂ＝　ｃ＋　（ｃ−１・Ｌ、＋ｂ−，・ａ
−、）−ａ−ｂ−ｃこの発明のもう１つの特徴によって
、第２フエーズで計算されるピクセル尤及び９”は夫々
法の２つの論理式の何れかで定義される： 官・”ｉ＝　ｆ・Ｂ４−（ａイｂ、−ｃ−”Ｅ−、＋ｂ
−−ｃ−Ｈ＋ｂ−、−ｃ−，）＋Ｌ、・ＩＪ−１・（Ｃ
−１・Ｃ’　−＋−１）−、−Ｃ−、）十石−１・ｃ−
、・ａ’−１’コ　（Ｉ）Ｔ３−３−１〕イｃ−・（ａ
−、−ａ’−、−１）’−、−ｃ’−、＋ａ’−１ｐ、
＋　ｉｌイｂｌ−、）＋５Ｌ１・Ｅ−１・（ａ’−、−
ａ　＋　’ｉ　、　・ｂ’−、）＋ｃイａＬ、　−１１
−、−ｃ璽■）または−を十に変えた等価論理式（Ｉ’
ｌ及び（ＩＪ’）。

この発明の今１つの特徴により、発明のシステムにもと
づいて演算し；３個の直列に取付けた上方１２ステージ
・シフトレジスタ・セントの入力に接続される］２　Ｘ
　１０ドツト・マトリックのデジタル信号入力、第１７
エーズ処理回路の対応する入力に接続されている第１及
び第２上方］２ステー・ン・シフトレジスタの出力、３
個の直列に取付Ｕ−だ下方８ステージ・シフトレジスタ
・セットのＢ３ブｊに接続されている８×１０ドツト・
マトリックスのテジタル信号出力、第１下方８ステージ
・シフトレジスタの並列入力に接続されて℃・る第１フ
ェーズ処理回路の出力、第２フェーズ処理回路の対工芭
する入力に接続されている第２上方１２ステージ・シフ
トレジスタの並列出力、第２フェーズ処理回路の対応す
る人力にインノく一夕回路を介して接続されている第１
及び第３上方１２ステージ・シフトレジスタの並列出力
、第２フェーズ処理回路σ）文１１．芭する入力に接続
されている第３下方８ステージ・シフトｌ／ジスタの最
初と最後の入力を除く並夕１１　ｉＢ力、第２下方８ス
テージ・シフトレジスタの最初と最後の人力を除く並列
入力に接続されて見・る第２フェーズ処理回路の出力、
及び第１フェーズ処理回路ならびに第２フェーズ処理回
路の演算を？１ｊｌｊ御するとともにシフトレジスタを
クロックづ−るタイム・ベースから成る変換回路を備え
る。

（発明の構成および作用） ■（・八へ４メモリに新しい形のキャラクタを書き込む
ためには３つのデータが必要なことである；第１のデー
タはメモリ中の単位７トリックスのアドレスであり；第
２のデータはマトリックス内のラインのアドレスであり
；第３のデータはそのラインを構成するビットに関する
ものである。米国特許第４，２９０，０６２号では、こ
れら３つのデータは、Ｆｉｇ、７の３本のワイヤ８３　
、８４　、８５を介してＲＡＭメモリ３７に送られたビ
ットであり、これら３本のワイヤはリンク（資）を構成
して℃・る。この発明によるコ・−ド変換回路は、上記
特許で述べられているテレテキスト・システムに用いら
れるもので、リンク８０に直列にマウントされる。

Ｆｉｇ、１の１２→８変換器アセンブリの単純化ブロッ
ク図、において、コード変換回路の入力ワイヤは、ワイ
ヤ１．２．３から成り、これらは夫々（米国特許の）ワ
イヤ８５　、８４　、８３に対応し；出力ワイヤ４、５
．６は、上記米国特許におけるメモリ３７に対応するキ
ャラクタ１３．　Ａ　Ｍメモリ７に接続される。

ワイヤ３は、シフトレジスタ７３の入力に接続され；そ
のキャラクタ・アドレスは、キャラクタの最初の３ライ
ンの処理に対応する時間だけ遅らされる。制御ロジック
回路１２から発せられるワイヤ５の信号はレジスタ７３
の同期を確実にする。

ワイヤ２はシフトレジスタ７２０入力に接続さり。

；それらのキャラクタ・ラインを処理するのに対応する
時間だけ受信されたライン・アドレスが遅らされる。回
路３２から送られろワイヤ６の信号はレジスタ７２の同
期を確実にする。

ワイヤ１はレジスタ８のデータ入力に接続され；そのジ
ットレジスタの直列出力はシフトレジスタ９のデータ人
力に接続される。シフトレジスタ９の直列出力はシフト
レジスタ１０のデータ入力に接続さ」しる。各レジスタ
８．９．１０は１２ステージを備え、従ッて、１マトリ
ツクス・ラインを記憶することができる。これらのレジ
スタのクロック入力はクロック回路１２の出力１１から
接続さり、ろ。実施に当っては、レジスタ８〜１０とし
ては、ＤＭ７４１９５として市販されている回路を使用
することができる。

レジスタ８の並列出力ＩＩ　Ｉ　Ｉｆ　、　１１２　＋
＋、及びＩＩ　３　Ｉｆは、第１０シック処理回路１３
．１の対応する入力に接続され；その並列出力１１４１
１，１１５１１．及び＋１６１１は第２０シック処理回
路１３．２の対応する入力に接続され；その出力＋１７
１１　、　＋１Ｂｌｌ、及び＋１９１１は第３０シック
処理回路１３．３の対応する入力に接続され；その並列
出力Ｉ＋　１０　ＩＩ　、　１１１１１＋、及びＩＩ　
１２１１は第４０シツク処理回路１３．４の対しＬ；す
る入力に接続される。回路１３．１，１３．２゜１３、
３　、及び１３．４は同一のもので変換回路１３を構成
し、その中で３個のピクセルからなるグループが２個の
ビクセルから成るグループに変換される。

同様にして、レジスタ９の並列出カニ　１１１１１，１
１２１１゜＋１３１１２１１４１１．１１５　Ｉｆ　、
　１１６１１　；　＋＋７　ＩＩ　、　ＩＩＢ　Ｉｔ　
、　ｌ１ｇ　＋＋；　＋１１（）＋＋　、　＋１１１１
１゜！１１．２１１は夫々回路１３．１．１３．２．１
３．３．１：３．４の対応する入力に接続される。

回路１３．１は２つの出力を有し、その出力は夫々に８
ステージ・シフトレジスタ１４の並列入力ＩＩ　Ｉ　１
１及び＋１２１１　Ｋ接続され；回路１３．２は２つの
出力を有し、その出力は夫々にシフトレジスタ１４の並
列入力ＩＩ　３　Ｉｆ及びＩＩ　４　＋＋に接続され；
回路１３．３４ま２つの出力を有し、その出力は夫々に
シフトレジスタ１４の並列人力ＩＩ　５　Ｉｆ及びＩｔ
　６　ＩＩ　Ｋ接続され；回路１３．４１！２つの出力
を有し、その出力は夫々にシフトレジスタ１４の並列人
力１１７１＋及びＩＩＢＩＩに接続される。レジスタ１
４の直列出力は、今１つの８ステージ・シフトレジスタ
１５０入力に接続され；レジスタ１５σ）直列出力は、
さらにもう１つの８ステージ・シフトレジスタ］６の直
列入力に接続され、こルシスタの出力はワイヤ４に接続
される。

レジスタ８の並列出力ＩＩ　Ｉ　Ｉｔ〜ＩＩ　３　ＩＩ
もまた夫々に、３個のアンド（ＡＮＤ））ゲートＰ、の
第１人プつに接続され；その並列出力Ｉｆ　４　ＩＩ〜
ＩＩ　６１１　は夫々に一方で６１３個のアンドゲート
Ｑｌの第１人力に接続され、イ也方では３個のアンドゲ
ートＰ２．の第１人力に接続され；その並列出力＋１７
　ＩＩ−ＩＩ　ｇ　＋＋　は夫々に一方でむ上３つのア
ントゲ−）Ｑ２の第１人力に接続され、他方では３個の
アンドゲートＰ３の第１人力に接続され；最後にその３
つの並列出力Ｉ＋　１０１１−ＩＩ　ｔ２　ＩＩ　ｔ、
ま３イ１司のアンドゲートＱ、ｓの第１人力に接続され
る。アンｌ−”ゲート鳥〜Ｐ３、及びＱ、〜Ｑ、はスイ
ッチ１７を構成する。

アンドゲートＰ１及びＱｌの出力は夫々に６個のオア（
ＯＲ，）ゲート山の第Ｊ入力に接続され；アンドゲート
Ｐ２及びＱ２の出力は夫々に６個のオアゲートＲ２の第
１人力に接続され；アンドゲートＰ３及びＱ３の出力は
夫々に６個のオアゲート■への第１人力に接続される。

オアグー１−＆〜塊はリンク回路１８を構成する。６個
のオアゲートＲ，の出力はロジック処理回路１９．１の
対応する入力Ａ、−Ａ６、以下Ａと呼ぶ、に接続され；
６個のオアゲートＲ２の出力はロジック処理回路１９．
２の対応する入力Ａに接続され；６個のオアゲート几３
の出力は第３０シック処理回路１９．３の対応入力Ａに
接続される。回路１９゜１〜１９．３は同一のもので処
理回路１９を構成する。

回路Ｊ９，１は２つの出力を有し、その出力は夫々にレ
ジスタ】５の並列人力１１２１１及び＋１３１１に接続
され；回路１９．２は２つの出力を有し、その出力は夫
々にレジスタ】５の並列人力ＩＩ　４　ＩＩ及びＩＩ　
５　ＩＩに接続され；回路１９，３は２つの出力を有し
、その出力は夫々にレジスタ１５の並列人力１１６１１
及び１１７１１に接続される。

他方において、回路１９．１は人力Ｂを有し、この入力
は夫々にレジスタ９の並列出力１１２　ＩＩ　、　ＩＩ
　３　ＩＩ。

ＩＩ　４１＋、及び＋１５１１に接続され；回路１９．
２は入力Ｂを有し、この人力は夫々にレジスタ９の並列
出力ＩＩ　５　ＩＩ　、　１１６１ｔ　、　１１７　Ｉ
Ｉ、及びＩＩ　Ｂ　Ｉｔに接続され；回路１９．３は人
力Ｂを有し、この入力は夫々にレジスタ９の出力ＩＩＢ
ＩＩ、１１ｇ１１．１１１０１１．及び１１１１１１に
接続される。

回路１９．１はまた人力Ｃを有し、この入力は夫々にレ
ジスタｌｆ′ｉの並列出力ＩＩ　２　ＩＩ及び＋１３１
１から接続さＪｔ：回路１９．２は入力Ｃを有し、この
入力は夫々にレジスタ１０の並列出力＋１４１１及びＩ
Ｉ　５１＋から接続され；回路１９．３は入力Ｃを有し
、この入力は夫々にレジスタ１６の並列出力Ｉｔ　６　
ＩＩ及び１１７１１から接続される。

最後に、回路１９，１は出力１）を有し、この出力はゲ
ー１−］’、及びＱ＋の第２人力に接続され；回路１９
．２は出力ｊ）をイ」し、この出力はゲートＰ２及びｑ
の第２人力Ｖこ接続され；回路１９．３は出力りを有し
、その出力はゲートＰ３及びＱ３の第２人力に接続され
る。

レジスタ１０の並列出力ＩＩ　Ｉ　ＩＩ〜Ｉｆ　３　Ｉ
Ｉは夫々に３個のアントゲ−）Ｐ’ｌの第１人力に接続
され；その並列出力ＩＩ　４　ＩＩ〜ＩＩ　６　Ｉｔは
夫々に一方では３個のアンドゲートＱ′１の第１人力に
接続され、他方においては３個のアンドゲートＰ’２の
第１人力に接続され；その３個の並列出力ＩＩ　７１１
〜１１ｇ１１は夫々に一方において３個のアンドゲート
Ｑ′２の第１人力に接続され、他方において３個のアン
トゲ−）Ｐ’ｌの第１人力に接続され；その３個の並列
出力＋１１０１１〜＋１１２１１は３個のアントゲ−１
−Ｑ’３の第１人力に接続される。アントゲ−１−Ｐ′
１〜Ｐ’３及びｑ１〜Ｑ′３はスイッチ２０を構成する
。

アントゲ−１−］”　１及びり３の出力は夫々に６個の
オア（Ｏｌｄ）ゲート１〜の第２人力に接続され；アン
トゲ−ＩＰ’２及びＱ／２の出力は夫々に６個のオアゲ
ート用の第２人力に接続され；アンドゲートＰ’３及び
ｑ３の出力は夫々に６個のオアゲート１ｔ３の第２人力
に接続される。

回路１９．１は出力Ｅを有し、その出力はゲートＰ１及
びｑｌの第２人力に接続され；回路１９．２は出力Ｅを
有し、そ０）出力はゲートＰ’２及びＱ／２の第２人力
に広につ１、され；回路１９．３は出力Ｅを有し、その
出力はゲー１−１”：３及びＱ／　３の第２人力に接続
さ」する。

ＩＩ″ｉｇ、４及び５に示されているロジック処理回路
１３．１及び１９．１の詳細説明に入る前にＦｉｇ、３
ａ及び３１）を参照する。Ｉｉ”ｉ　ｇ、３ａにおいて
、左側は］２ＸＩＯ）”ノド・マトリックス部を示し、
右側は回路】Ｉ、■を通過した後の８×】０ドツト・マ
トリックスの変換さ」した部分を示している。以下この
ような変換を「第１フエーズ」または「フェーズ１」変
換と呼ぶととＩｉＣす７）。着目ずべき事は、このフェ
ーズにおいてば、ライン１の１２個のピクセルは３個の
ヒ。

クセルの４グループ：　ａ’、　ｂ’、　（：’；’　
２“、ｂ“、Ｃ／／。

等として整理されていることである。３ピクセルの各グ
ループは、８×１０ドツト・マトリックスでは２個のピ
クセルのグループに変換されて℃・る。

後者の各ラインは変換されたピクセルの４グループ：　
ａ　＋　ｉ′；′＋　Ｉ　＋　ｂ　：等から成って℃・
る。さらに息体的に言えば、１２　Ｘ　１０ドツト・マ
トリックスのラインＩにおける第１グループの３ピクセ
ルａ。

“ｂ、ｃが示されており、第２グループの３ピクセルａ
′、ｂ′、Ｃ′がこれに続いている；ライン（ｉ−１）
においてこれに対応する第１グループの３ピクセルａ−
１＋　’）−Ｉ＋仁、とこれに続く対応する第２グルー
プ３ピクセルａ’−、、ｂ’、Ｈ、ｃ／、が示されてい
る。８×１０ドツト・マトリックスのラインｉにおいて
はこれに対応する２ピクセルのグループ：第１グループ
省、尤；及び第２グループ當、官′が示されている。

Ｆｉｇ、４はロジック処理回路１３．１の詳細ダイヤグ
ラム示している。このロジック処理回路は、ピクセ”　
ａ　＋　ｂ　＋’　Ｃ＋　ａ−１’ｌ　ｂ−１Ｉ　Ｃ−
Ｈの関数としてのピクセルを、官を次のようにして算定
する：ａ　＝ａ＋　（Ｅ−、−ａ、、、＋ｃ、・ｂ、　
）−ａ−ｂ−ｃ倉−Ｃ４−（餉・ｂ−、＋−・ａ−１）
・五・ｂ−石回路１３．１において、入力の基準はそれ
らの回路が対応しているピクセルデータの基準である。

一方において、入力ａはアンドゲート２１のインバーテ
イング入力に接続され、他方においてオアゲート２２０
入力に接続される。入力すはアンドゲート２１のメン・
インバーテイング入力に接続される。

入力Ｃは、一方においてアンドゲート２１の他のインバ
ーテイング入力に接続され、他方においてオアゲート２
３の一方の入力に接続される。入力ａ−１は、一方でア
ンドゲート２４の直接入力に接続され、他方においてア
ンドゲート５のインバーテイング人力に接続される。入
力ヒ、ば、一方においてゲート２４及び乙のインバーデ
ィング入力に接続され、他方においてアンドゲート２６
及び２７の直接入力に接続される。入力Ｃ−，は、一方
においてアンドゲート２６の直接人力に接続され、他方
においてアンドゲート２７のインバーテイング入力に接
続される。

アントゲ−１２１の出力は、２つのアンドゲート測及び
２９の第１人力に接続される。アントゲート５及び２Ｇ
の出力は夫々に３人力オアゲート３０の２つの入力に接
続される。アンドゲート２４及び２７の出力は夫々に３
人力オアゲート３１の２つの入力に接続される。オアゲ
ート３０及び３１の出力は、夫々にアンドゲート２９及
び公の第２人力に接続される。

アントゲ−ドア及び２９の出力は夫々にオアゲート２２
及び乙の第２人力に接続される。オアゲート３゜及び３
１の第３人力は、エネーブリング入力１２８ニ接続され
る。ピクセル當及び↑はオアゲート２２及び２３の出力
で供給され、１３．１の出力ワイヤを介してレジスタ１
４の入力＋１１１１及び＋１２１１に転送される。

明らかに、回路１３．２は、ライン１及び（ｉ−１）等
の３ピクセルの第２グループを用いてピクセル沓及び右
゛を計算する。

」イ”ｉｇ、３１）の左側部分に１２　Ｘ　１０ドツト
マトリツクスの部分を示し、右側部分に第１フエーズ後
の変換′　部分と、第２フエーズ後の変換部分を示す。

実際には、２ピクセルグループの周辺におけるラインの
厚さを減するのに第２フエーズが必要である。

１ｉ’ｉｇ、３ｂの１０　Ｘ　１２ドツトマトリツクス
において、ラインＩのピクセルＣ及びａ′、及びライン
（１−１）のピクセ）Ｌ’　ｂ−、＋　ｃ−１＋　ａ’
−１ｒ　”Ｉがら成る観測窓に関する考慮が示されてい
る。次に規定する場合には」二記の窓に属するピクセル
は、回路１３．１及び］３．２における処理の結果得ら
れたピクセルを及びを′を回路１９．１における処理の
結果として最終ピクセルｂ及１′を得るために最終的に
修正するために用いられる。

回路１９．１における処理は、ピクセルｂ、ｃ、ａ’ｂ
′が０１１０を構成する時にのみ開始される。この場合
、ｒｉｇ、５０回路１９．１においては、ライン■の終
ピクセルとともにライン（ｉ−１）からのピクセルも考
慮に入れられる。ピクセルｂ、ｃ、ａ’。

１）′構成が」二記の構成と異なる場合には、変換され
たピクセル右及びをは回路１３．１及び１３゜２で計算
されたものとなる。

（ｂ、ｃ、；＋’＋ｂ’）−＝０１１０の場合には種々
な場合が生ずる。

１）　Ｌ）−１，ｃ−１，ａ！、１．ｂｕ１＝ＯＯＯＯ
２）１ノートＣ−＋　＋　ａ’−＋　＋　＋Ｍ、　＝　
０１１０３）ラインｉがマトリックスの最初のラインで
゛ある ４）　１１＋Ｉ　、Ｃ＋＋　ｌａ′＋１　＋ｂｊｈ　＝
　００００５）　”ｈ　＋　ｃ＋＋　ｒ　ａ＋、ｒ　ｂ
＋１　”　０１１０６）ケース１）〜５）と異なる場合 ケース６）においては、変換された＄及び／ｓ、は次の
論理式の何れかを用いて決定される：↑、′２ｌ−ａ−
１，１）−１・（ａ−，６ｂ−１，ｃ−，１石！、＋Ｅ
−、−ｃ−、＋ｂ−１−ｃ−１）＋３−、＋　ｂ’−、
（ｃ−、・ｃ’　＋ｂ−１・ｃＴｈｌ）＋ｂ−１・％ｃ
　＋・ａ′−１’ｉ　（Ｉ）また、 Ｔ５−　ａ’　＝　ｂイｃ−（・（ａ−，６ａ’　、　
・ｂｌ−、ｃｌ−、十ａＩ−，・”５１−辻ｉｌ−，Ｈ
ｂ’−、）＋ｂ＋ｌ　−Ｅ−１、（ａ’−、−ａ　＋　
ａ−、、ｂＬｌ）＋ｃ−１．ａ’−１−ｂ’−，−”’
Ｅ’　…）または上式の−を＋で置換した等価論理式（
Ｉ′）及び（ＩＩ’） 回路１９．１のデータ入力は６ワイヤ入力Ａであり、ワ
イヤＥがエネーブルされた時にピクセルデータａ−１＋
　ｂ−１＋　ｃ−１＋　ａ＝、　ｌ　Ｌ）鮎　ｃｌ−１
を受けることができ、またワイヤＤがエネーブルされた
時にはピクセルデータａ＋ｌ　ｌ　Ｉ）＋１　＋　’＋
ｌ　ｒ叶Ｉｔｂ季ｌ２輪を受けることができ；４ワイヤ
人力Ｂはピクセルデータｂ、ｃ。

ａ’　Ｈｌ）’を受けることを可能にし；入力Ｃはピク
セルデータｂ、−，、４を受けることを可能にする。

回路１９．１において、ノア（Ｎｏ几）ゲート３３はそ
の直接入力が入力１）　、　ｂから接続されており、そ
のインバーテイング入力は入力Ｃ及びａ′から接続され
ている。ゲート３３は、上に述べたように、ライン夏に
おける０１１０の構成を検出するために用いられる。

ノアゲート３４は４つの直接入力を有し、これらの人力
はワイヤｂＩ　＋　ＣＩ、　ａ、’、及び１）−から接
続される。ゲート３４は既に述べたようにケース１）ま
たはケース４）を検出するために用いられる。

ノアゲート３５は２つの入力を有し、これらの入力はワ
イヤｂ、及び呵から接続され、そのインバーテイング入
力はワイヤＣ１及びａ′１から接続されている。ゲート
３５は、既に述べたようにケース２）またはケース５）
を検出するために用いられる。

デー］・３４及び３５の出力は夫々にオアゲート３６の
２つの人力に接続され、ゲート３６の出力はアンドゲー
ト：３４の１つの入力に接続される。ゲート３４の出力
はまたフリップフロップ３７０入力］→に接続され；フ
リソプロノプ３７はオアゲート３８の出力から接続され
たリセット人力Ｒを有し；オアゲート；３８の一方の入
力は制御人力３９から接続され、他の入力は制御入力４
０から接続され；上記ゲートはさらに、制御入力４１に
接続された１セット人力Ｓ、出カワイヤＤに接続された
出力Ｑ、及び出力ワイヤＥに接続された出力Ｑを有する
。

さらに、回路１９．１は上記の２つの計算回路４２及び
４３から成り、夫々上記の２つの論理計算を行う。

回路４２において、ゲート４４は２つの直接入力を有し
、これらの入力はワイヤＣ′に接続され；アンドゲート
４５は、ワイヤ”ｌ　ｒ　ｂＩ　＋　ｃｌに接続さ、ｈ
た３個の直接人力及びワイヤｑに接続されたインバーテ
イング入力を有し；アンドゲート４６はワイヤｃ１から
接続されている】個の直接入力、及びワイヤ１〕、から
接続されている１個のインバーテイング入力を有し；ア
ンドゲート４７は、ワイヤｂ、がら接続さ」ｔている１
個の直接入力、及びワイヤｃ１がら接続されている１個
のインバーテイング入力を有し；アンドゲート４８は、
ワイヤａＣから接続されている１個の直接入力、及びワ
イヤｂＩ　＋　ｃｌ　＋及びａがら接続されている３個
のインバーテイング入力を有する。注意すべきことは、
インデックス１の符正になることである。

アンドゲート４４及び４７の出力はオアゲート４９０２
個の入力に接続される。アントゲ−）　４５　、４６　
。

及び４７の出力はオアゲート５００３個の人力に接続さ
れる。オアゲート４９の出力はアンドゲート５１の直接
入力に接続され、アンドゲート５１のインバーテイング
人力はワイヤａ；及びｂｌに接続される。オアゲート５
０の出力はアントゲ−１・５２の直接人力に接続され、
アンドゲート５２の他の２個の直接入力は入力２１１及
びｂ％から接続される。アントゲ−１−４８゜５１、及
び５２の出力はオアゲート５３の３イ固の人力に接続さ
れ、オアゲート５３の第４人力はアンドゲート６７の出
力から接続される。

回路／１：３において、アンドゲート５４はワイヤａ及
びａｒにｌ接続された２個の直接入力を有し；アントゲ
−１・５５はワイヤａｌ＋ｂＧ＋ＣＩから接続されてい
る３個の直接入力、及びワイヤａ、から接続されている
１個のインバーテイング入力を有し；アントゲ−１・５
（ｉはワイヤａ′、から接続されている１個の直摘入力
、及びワイヤ■から接続されている１個のインバーテイ
ング入力を有し；アンドゲート５７はワイヤ１〕１から
接続されている直接入力、及びワイヤａγから接続され
ているインバーテイング入力を有し；アンドゲート５８
はワイヤｔから接続されている１個の直接入力、及びワ
イヤａ’（＋　ｂ’（＋　ｃ＜がら接続されている３個
のインバーテイング入力を有する。

アンドゲート５４及び５６の出力はオアゲート５９０２
個の入力に接続される。アンドゲート５５　、５６　。

及び５７の出力はオアゲート６００３個の入力に接続さ
れる。オアゲート５９の出力はアンドゲート６１の直接
式ツノに接続され、アンドゲート６１のインバーテイン
グ入力はワイヤｈ及びｑから接続される。

オアゲート６０の出力はオアゲートの１個の直接入力に
接続され、このオアゲートの他の２個の直接入力はワイ
ヤ１〕４及びＣ１から接続される。アンドゲート５８　
、６０　、及び６２の出力はオアゲート６３の３個の入
力に接続され、オアゲート６３の第４人力はアントゲ−
１・６７の出力か亥接続される。

オアゲート；３６の出力はアンドゲート６４０１個の人
力に接続され、アンドゲート６４の他の入力はフリソプ
フ１」ノブ３７の出力Ｑから接続され、その出力はオア
ゲート６５及び６６の第１人力に接続される。

それらのオつ′ゲートの各々は、ノアゲート３３の出力
から接続さｊｔ、ているエネーブリング入力を有する。

ノアゲート：Ｓ５の出力はまたアントゲ−１・６７０１
個の入力に接続され、アンドゲート６７の他の人力はフ
リップフロップのＱ出力から接続され、同ゲートの出力
は２個のアンドゲート６８及び６９の第１人力から接続
されている。ゲート６８及び６９の第２人力は夫々に人
力Ｃのワイヤ様、及びｂ右から接続され、出力は夫々に
オアゲート６５及び６６の第１人力から接続される。ゲ
ート６５及び６６の第２人力は夫々にオアゲート５３及
び６３の出力から接続され、第３人力はアンドゲート６
８及び６９の出力から接続される。

ライン１にｂａａ（〕’＝　０１１０　の構成が現れな
い時はオアゲート６５及び６６が阻止されて回路１９．
１は作動しない。反対に、回路１９．１はライ／ｌの変
換されたピクセル官及び省を決定するために用いられる
。説明の実施例では、回路１９．１は、計算確認にだけ
用いられる３３の出力の状態の如何にか〜ゎらず作動す
ることになっている。

レジスタ９に書き込まれた各ライン１（１←１）に対し
てフリッフロップ３７は３９及び４ｏを介してリセント
される。従って出力Ｑは＋１１１１の状態にあるので、
１９．１に転送される信号はレジスタ９及び１０の中の
信号である。換言すれば、４２及び４３０人力のインデ
ックス１は−１に等しく、式■及びｌが適用される。ゲ
ート３４０条件はケース１）であるが伺うかを示し；ゲ
ート３５の条件はケース２）であるか伺うかを示し；こ
の両ゲートの条件はケース６）であるか伺うかを示す。

従って次の３つの作動モードが発動される： ケースｌ）：ノリソ入力ロップ３フ０入カＤが３４を介
してｊにセットされて出力Ｑは１となる。その結果とし
て、入来信号は、今や、レジスタ８及びインＩとともに
分析される。３つのケース４）、５）。

及び６）は次のよつ（（発生する： ケース４：３４の出力が１で３７のンーティＱが１とな
っている；その結果アントゲ−１・６４の出力、ならび
に出力宅及び９１が１となる。フェース２０間に変換さ
れたピクセルはす、＝ａ＝１である。

ケース５：３５の出力及び３６の出力が１で、３７の出
力（２が１となり；その結果アンドゲート６４の出力が
１となる。その結果出力令と９は１になる。フェーズ２
０間に変換されるピクセルは１−１１工１である。

ケース（ｊ：３４及び３５の出力はＯである。従って、
１１；３及び４２によって計算されたピクセルはデー１
−６６及び６５通過し、フェーズｌの間に変換されたピ
クセルが修正される。式■′及び１１′が適用される。

ケース２：：３５の出力が］て３７の出力Ｑが１で゛あ
る。従ってゲート６７の出力は１となり、アンドゲ）ｙ
−、ｚ、３：変換されるべき第１ラインのピクセルはレ
ジスタ９に書き込まれる。入力４１がエネーブルされ、
従ってフリップフロップ３７の出力。が１となる。その
結果として、入来信号は直接的にレジスタ８及び９の信
号となる。３つのケース４）。

５）、６）が起り得る： ケース４：作動モードは上記ケース１）に対して述べた
ものと同じである。

ケース５：３５の出力及び３７の出力Ｑが共に１となり
；従ってアンドゲート６４の出力が１となる。即ちこの
ケースは」二記ケース４）と同じことになる。

ケース６：上記ケー刈）と同様に３４及び３５の出力は
１となる； ケース６：このケースは既に述べられた。変換されたピ
クセルは４２及び４３で計算されろ。

式Ｉ及びＩ］が適用される。

タイムベースまたはロジック制御１２は４ステージ・カ
ウンタ１２１から成り、その人力Ｃはビット・クロック
信号を受け、またこの信号を出力１−１から出す。他方
において出力ＱＡ　、　ＱＥ　、　Ｑｃ　、及びＱＤは
夫々に、ノアゲート１２２の最初の２個のインバーテイ
ング入力、第３ノンインバーテイング入力、及び第４イ
ンバーテイング入力に接続される。ゲート１２２の出力
及び１２１の出力Ｈはアンドゲート１２３の入力に接続
され、アンドゲート１２３の出力はレジスタ８，９．及
び１０のクロック入力に接続される。さらに、出力ＱＡ
、ＱＢ、Ｑｃ、及びＱＤは夫々Ｖこノアデー１−１２４
の第１ノンインバーテイング人力、及び他の３個のイン
バーテイング入力に接続される。ゲート１２４の出力及
び１２１の出力）−］は］アントゲー１１２５の入力に
接続され、アントゲ−ｈ　１２５の出力はレジスタ１４
　、　］、５　、及びｊ６のクロック人力に接続される
。

１．２１の出力ＱＡ及び１−１はまたアントゲ−１−１
２６の人力に接続され、アンドゲート１２６の出力はレ
ジスタ】４〜１６のクロック入力に接続される。

回路１２は他のカウンタ１２７を含み、その人力Ｃはビ
ットクロック信号を受け、出力Ｈ′はクロック信号を出
ず。カウンタ１２７の出力ＱＡ　、　ＱＢ　、　Ｑｃ　
、　ＱＤは、一方において、夫々にノアゲート１２８の
第１インバーテイング入カ、及び他の３個のノンインバ
ーテイング入力に接続され、他方において夫々に、ノア
デー１−１２９の第１ノンインバーテイングゲート１２
８の出力は入力信号を回路１３．１〜１３．４のゲート
３０及び３Ｊへ出す。

ゲート１２８及び１２０の出力は信号を回路１９．１〜
Ｊ９，２の４０　、４］に出す。

変換回路８×１０は］”ｉｇ、９に示されている。この
回路は８ステージ・シフトレジスタ１３ｏヲ含ミ、この
シフトレジスタのデータ入力は８×１ｏドツト・マトリ
ックスのラインピクセル・ビットを受ける。その出力１
〒１及びＩＩ　２　ＩＩは夫々にオアゲート】３１０入
力に接続される。他方において、この回路は１２ステー
ジ・シフトレジスタ１３２を含み、このシフトレジスタ
は１２　Ｘ　ｔｏドツト・マトリックスのライン・ピク
セル・ビットを出す。１３０の出力ＩＩ　ＩＩＩは１３
２の並列入力Ｉｔ　Ｉ　ＩＩに接続され、デー１−１３
１の出力は１３２の並列入力ＩＩ　２　ＩＩに接続され
、】３０の出力ＩＩ　２　Ｑはレジスタ１３２の並列入
力＋１３１１に接続される。同じ構造が１３０の出力Ｉ
ｔ　３　ＩＩ〜ＩＩＢＩ−及び１３２の入力１１４１１
〜１１１２１１に対して遂次連続的に３回繰返される。

（発明の効果） 以上のごとく、本発明によると簡単な回路で歪の少ない
コード変換を行なうことができる。

【図面の簡単な説明】

第１図はこの発明にもとづく変換回路の概要ブロック図
であり； 第２図（７１）〜（（１）は、第１図に示した変換回路
の各部のブロック図で第２図として組み合されている；
第３図（ａ）〜（１〕）は、第１図及び第２図に示され
ている回路の演算説明図である； 第４図は第１フエーズ処朋回路の回路図である；第５図
は第２フェーズ処理回路の回路図である；第６図は第５
図に示した処理回路の演算を説明するフロー・ダイアグ
ラムである； 第７図は、第１図及び第２図に示されているタイム・ベ
ースの出力信号波形を示している；第８図は、１２　Ｘ
　１０ドツト・マトリックスから８×１０ドツト・マ）
　ＩＪフランスの変換の１例を示す；第９図は、８ｘｌ
Ｏドツト・マトリックスから１２×１０ドツト・マトリ
ックスへの変換回路図を示している。 特許出願人 工タブリシュメント　パブリック　デ　ディフュージョ
ンディシト１１テレデイフユージヨン　デ　フランス１
１アンドレ　レジエール　アレン １特許出願代理人 弁理士　山　本　恵　− ＦＩＧ、８ ＦＩＧ、９ 手続補正書（自発） 昭和５３年２Ｊ］７日 特許庁長官若杉和夫殿 １、事件の表示 昭和５８年　特＃ＴｗＩＪ　第２４５６３６号２、発明
の名称 コート変換システム ３、補ＩＦをする者 ＋Ｈ件との関係　特許出願人 名　称　エタブリシュメント　パブリック　ディフュー
ジョン　ディット “テレディフュージョン　デ　フランス「　続　補　正
　書（方式） ％式％［１ ２、発明の名称 コード変換システム ３、袖ＩＪ−をする者 事件との関係　特許出願人 名　称　エタブリシュメント　パブリンク　ディフュー
ジョン　ディ１．ト １１止命令の１」付　昭和５９年３月２７日（発送日）
６、補正の対象 明細書の図面の簡単な説明の欄及び法人証明書７、補正
の内容 （１）明細書第３４頁第１３行の「図であり；」を［図
であり；第２図は第２図（ａ）〜（ｄ）のブロックを示
す図であり；」と補正する。 （２）法人証明書及び訳文を別紙のとおり提出する。 以」ニ ア６８−

Claims (1)

1. 【特許請求の範囲】 （１１変換プロセスが２つのフェーズから成り：第１フ
   ェーズにおいて、各ラインのピクセルは自然の順序に従
   って３個づつのグループに整理され、３ビクセルの各グ
   ループは変換された２個のピクセルのグループを得るた
   めに論理的に処理され；第２７エーズにおいて、３ピク
   セル・グループの２個の限界にまたがる元の４ピクセル
   ・ブロックの構成が点検され、それが０１１０と異なる
   時は上記限界の何れかの側に属する第１フエーズで変換
   された２つのピクセルが保持され；上記４ピクセル・ブ
   ロックが０１１０である時は前のラインに属する尤の４
   ピクセル・ブロックの構成が点検されニーそれが０１１
   ０に等しい時は変換されたブロックのピクセルが前のラ
   インの対応する決定的に変換されたピクセルで置換され
   、 −それが０１１０または００００の何れかと異なる時は
   、変換されたブロックのピクセル（客、現在のラインと
   前のラインに近（・関係にある元のピクセルから第２フ
   エーズで計算されたピクセルで置換され、 −それが００００に等しい時は、次のラインの対応スる
   元の４ピクセル・ブロックが点検されニーそ」しがｏｏ
   ｏｏまたは０１１０の伺り、力・と等しく・時は変換さ
   れたブロックのピクセルは１及び１で置換され、 −そ」しが００００または０１１０の何れとも異る時は
   、変換さ」またブロックのピクセルにマ第２フェーズて
   １１団されたピクセルで置換される、１２　Ｘ　１０　
   ドツト・マトリックスヲ８　Ｘ　１０１’ノド・７トリ
   ンクに変換することを特徴とするコード変（灸システム
   。 （２）第１フエーズの論理処理におし・て、元の３ピク
   セル２１、＋３　ｃは変換されたピクセルａ、ｄの１グ
   ループに、次の論理式に従って変換さ幻、ることを特徴
   とする特許請求の範囲第１項記載のコード変換システム
   ： 舎−ａ＋（晃・ａ−辻も・瓦、）・ｉ・１〕・τ宮＝ｃ
   ＋（ｃ−、°ｉ）慴−’Ｔ−１）弓・ｂ・て。 （３）第２フエーズで計算されたヒソセル令及び）が夫
   々に次の２つの論理式で定義されることを特徴とする特
   許請求範囲第１項記載のコード変換システム： 、９、、−トー　Ｌ、−ｂ−、−（ａイＬ、・ご−、・
   ｃ−、＋ｂ−１’Ｃ、＋Ｌ、　・ｃ二、　）＋Ｌ、−’
   ｅ−，・（ｃ−、−ｃ’　＋ｂ、・ｃ−、）＋６−、−
   己、−ａ−、・コ（ＩＩ及び 官−Ｇ　＝　ｂ−、−ｃ、（ａ、　−Ｌ、−ＩＪ、−ｄ
   −＋ａ′、−Ｂ−、霜、　−Ｕ−、）＋ｂ−Ｈ’　Ｃ−
   Ｈ・（ａ−１’ａ＋　ａ−１・ｌ）＃　）　＋ｃイＬ、
   ・ｂＬ、・ｃ’　（ＩＩ）または、−を十に置きかえた
   ２つの等価論理式％式％（） （４）３個の上方１２ステージ・シフトレジスタを直列
   に取付けた１セントのシフトレジスタの入力に接続され
   た１２　Ｘ　１０ドツト・マトリックスのデジタル信号
   入力、第１７エーズ処理回路の対応する入力に接続され
   る第１及び第２上方Ｊ２ステージ・シフトレジスタの出
   力、３個の下方８ステージ・ソフトレジスタを直列に取
   付けたシフトレジスタ・七ノドの出力に接続されている
   ８×ｌＯドツト・マトリックスのデジタル信号出力、第
   １下方８ステージ・シフトレジスタの並列入力に接続さ
   れている第１フェーズ処理回路の出力、第２フェーズ処
   理回路の対応する入力に接続されている第２上方１２ス
   テージ・シフトレジスタの並列出力、第２フェーズ処理
   回路の対応する入力にインバータ回路を介して接続され
   ている第１及び第３」三方１２ステージ・シフトレジス
   タの並列出力、第２フェーズ処理回路の対応する入力に
   接続されている第３下方８ステージ、・シフトレジスタ
   の最初と最後の人力を除く並列出力、第２下方８ステー
   ジ・シフトレジスタの最初と最後の入力を除く並列入力
   に接続されている第２フェーズ処理回路の出力、及び第
   １ンエーズ処理回路ならびに第２フェーズ処理回路の演
   算を制御するとともに上記シフトレジスタをクロックす
   るタイム・ベースを含むことを特徴とする特許請求範囲
   １乃至３項記載の１つによってシステムを実動させる変
   換回路。