JPS6029014A - 濾波器 - Google Patents
濾波器Info
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- JPS6029014A JPS6029014A JP13798283A JP13798283A JPS6029014A JP S6029014 A JPS6029014 A JP S6029014A JP 13798283 A JP13798283 A JP 13798283A JP 13798283 A JP13798283 A JP 13798283A JP S6029014 A JPS6029014 A JP S6029014A
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- JP
- Japan
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- circuit
- output
- switches
- capacitor
- input
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は演算増幅器を構成素子とするサンプリング手法
を用いたろ波器に関するものである。
を用いたろ波器に関するものである。
Ｐ波器の小型化を目的とした演算増幅器を構成素子とす
る能動ろ波器の研究が盛んに行なわれているが、中でも
ＭＯＳ−ＬＳＩ製造技術の確立により発達したモノリシ
ックＩＣＦ波器としてサンプリング手法を用いたスイッ
チドキャパシタ・フィルタ（５ｗ１ｔｃｈｅｄ−Ｃａｐ
ａｃｉｔｏｒ Ｆｉｌｔｅｒ、以下ＳＣＦ’と称す）が
ある。近年のアナログＭＯ８回路の発達により８ＣＦｉ
ＭＯ８演算増幅器、ＭＯＳスイッヂ、及び容量で回路構
成されている。
る能動ろ波器の研究が盛んに行なわれているが、中でも
ＭＯＳ−ＬＳＩ製造技術の確立により発達したモノリシ
ックＩＣＦ波器としてサンプリング手法を用いたスイッ
チドキャパシタ・フィルタ（５ｗ１ｔｃｈｅｄ−Ｃａｐ
ａｃｉｔｏｒ Ｆｉｌｔｅｒ、以下ＳＣＦ’と称す）が
ある。近年のアナログＭＯ８回路の発達により８ＣＦｉ
ＭＯ８演算増幅器、ＭＯＳスイッヂ、及び容量で回路構
成されている。
従来、バンド・パス特性を持つ能動ｐ波器を実現する場
合、低周波数側と高周波数側に伝達関数は極を持つため
能動素子である演算増幅器の構成数が増え、モノリンツ
クＩＣ化の際、チップ面積が増大し、コストの高いもの
となる。第１図に従来のＦ波器のブロック崗の一例を示
す。このろ波器は伝達装置１と制御装置２を有し、制御
装置２は伝達装置１に制御クロックを供給し伝達装置１
に入力信号を与え、その出力から出力信号を得る。
合、低周波数側と高周波数側に伝達関数は極を持つため
能動素子である演算増幅器の構成数が増え、モノリンツ
クＩＣ化の際、チップ面積が増大し、コストの高いもの
となる。第１図に従来のＦ波器のブロック崗の一例を示
す。このろ波器は伝達装置１と制御装置２を有し、制御
装置２は伝達装置１に制御クロックを供給し伝達装置１
に入力信号を与え、その出力から出力信号を得る。
伝達装置ｌをＳＣＦとするときの基本単位となるＳＣ積
分器の一例を第２図に示す。一般には複数のＳＣ積分器
を接続してＳＣＦを構成する。ＭＯＳスイッチ４の一端
は信号入力端３に、他端はＭＯＳスイッチ５の一端とサ
ンプリング容量６の一端に接続され、サンプリング容量
６の他端は接地されている。ＭＯＳスイッチ５の他端は
積分容量７の一端と演算増幅器８の逆相入力に接続され
演算増幅器８の正相入力は接地されている。さらに演算
増幅器８の出力は前記積分容量７の他端と信号出力端９
に接続される。
分器の一例を第２図に示す。一般には複数のＳＣ積分器
を接続してＳＣＦを構成する。ＭＯＳスイッチ４の一端
は信号入力端３に、他端はＭＯＳスイッチ５の一端とサ
ンプリング容量６の一端に接続され、サンプリング容量
６の他端は接地されている。ＭＯＳスイッチ５の他端は
積分容量７の一端と演算増幅器８の逆相入力に接続され
演算増幅器８の正相入力は接地されている。さらに演算
増幅器８の出力は前記積分容量７の他端と信号出力端９
に接続される。
ここでＭＯＳスイッチ４及び５は前記制御装置２から出
力される。交互にハイレベルとなりハイレベルの期間が
互いに重なり合わない２相クロツクにより各々制御され
ており、ＭＯＳスイッチ４がＯＮ、ＭＯＳスイッチ５が
ＯＦＦ’するある期間において、信号入力端３に印加さ
れた入力信号をサンプリング容量６によシサンプリング
し、次にＭＯＳスイッチ４がＯＦＦ 、 ＭＯＳスイッ
チ５がＯＮする期間（Ｔ−）においてサンプリング信号
を演算増幅器８の逆相入力へ転送する。この時、積分容
量７を介して前の期間（ＴＴＩ−１）の演算増幅器８の
出力信号が逆相入力に帰還されており、上記動作を周期
的に繰り返すＳＣ積分器の伝達関数Ｇ （Ｓ）はＧ （
８１＝分界量７の容量値、Ｃ８はサンプリング容量６の
容量値、ＴＳは２相クロツクの周期である。このような
従来のＳＣ積分器を基本単位として構成されるバンド・
パスＳＣＦとしての伝達装置１は、演算増幅器の構成数
が増え、モノリシックＩＣ化の際、チップ面積が増大す
る。
力される。交互にハイレベルとなりハイレベルの期間が
互いに重なり合わない２相クロツクにより各々制御され
ており、ＭＯＳスイッチ４がＯＮ、ＭＯＳスイッチ５が
ＯＦＦ’するある期間において、信号入力端３に印加さ
れた入力信号をサンプリング容量６によシサンプリング
し、次にＭＯＳスイッチ４がＯＦＦ 、 ＭＯＳスイッ
チ５がＯＮする期間（Ｔ−）においてサンプリング信号
を演算増幅器８の逆相入力へ転送する。この時、積分容
量７を介して前の期間（ＴＴＩ−１）の演算増幅器８の
出力信号が逆相入力に帰還されており、上記動作を周期
的に繰り返すＳＣ積分器の伝達関数Ｇ （Ｓ）はＧ （
８１＝分界量７の容量値、Ｃ８はサンプリング容量６の
容量値、ＴＳは２相クロツクの周期である。このような
従来のＳＣ積分器を基本単位として構成されるバンド・
パスＳＣＦとしての伝達装置１は、演算増幅器の構成数
が増え、モノリシックＩＣ化の際、チップ面積が増大す
る。
本発明の目的は伝達装置を少ない演算増幅器で実現しモ
ノリシックＩＣ化の際チップ面積の小さい、低コヌトの
Ｐ波器全提供することにある。
ノリシックＩＣ化の際チップ面積の小さい、低コヌトの
Ｐ波器全提供することにある。
本発明のＦ波器は、アナログ信号量を入力する入力回路
、この回路を一方の入力とする演算増幅器、時分割的に
導通する複数のスイ・ソチ、このスイッチの各々を介し
て前記演算増幅器に負帰還をかける複数の帰還回路を有
する伝達回路を基本単位として構成する伝達装置と、前
記複数のスイッチに同期して時分割的に動作する複数の
サンプルホールド回路７、このサンプルホールド回路か
らの複数の出力信号の差を出力する減算回路ｌを有する
出力装置と、前記複数のスイッチ、サンプルホールド回
路の時分割的動作を制御する制御装置とを有することを
特徴とする。
、この回路を一方の入力とする演算増幅器、時分割的に
導通する複数のスイ・ソチ、このスイッチの各々を介し
て前記演算増幅器に負帰還をかける複数の帰還回路を有
する伝達回路を基本単位として構成する伝達装置と、前
記複数のスイッチに同期して時分割的に動作する複数の
サンプルホールド回路７、このサンプルホールド回路か
らの複数の出力信号の差を出力する減算回路ｌを有する
出力装置と、前記複数のスイッチ、サンプルホールド回
路の時分割的動作を制御する制御装置とを有することを
特徴とする。
次に本発明の実施例を図面を用いて説明する。
第３図は、本発明の一実施例のブロック図であり、伝達
装置１０、出力装置１１．及び各装置に制御クロックを
供給する制御装置」２から構成される装置 からの出力信号を得る沖波器である。
装置１０、出力装置１１．及び各装置に制御クロックを
供給する制御装置」２から構成される装置 からの出力信号を得る沖波器である。
伝達装置１０をＳＣＦとするときの基本単位となるＳＣ
積分器の回路例を第４図に示す。このＳＣ積分器は少な
くとも一つのＭＯＳ｝ランジスタで構成されるＭＯＳス
イッチ１４，１５，１９，２０、サンプリング容量ｌ６
、積分容量１７．１Ｂ、及び演算増幅器２ｌで構成され
，ＭＯＳスイッチ１４の一端を信号人力端１３に接続し
、他端はＭＯＳスイッチ１５の一端とサンプリング容量
１６の一端π接続されサンプリング容量ｌ６の他端は接
地されている。ＭＯＳスイッチ１５の他端は積分容量１
７、１８の各一端および演算増幅器２ｌの逆相入力に接
続され、演算増幅器２１の正相入力は接地されている。
積分器の回路例を第４図に示す。このＳＣ積分器は少な
くとも一つのＭＯＳ｝ランジスタで構成されるＭＯＳス
イッチ１４，１５，１９，２０、サンプリング容量ｌ６
、積分容量１７．１Ｂ、及び演算増幅器２ｌで構成され
，ＭＯＳスイッチ１４の一端を信号人力端１３に接続し
、他端はＭＯＳスイッチ１５の一端とサンプリング容量
１６の一端π接続されサンプリング容量ｌ６の他端は接
地されている。ＭＯＳスイッチ１５の他端は積分容量１
７、１８の各一端および演算増幅器２ｌの逆相入力に接
続され、演算増幅器２１の正相入力は接地されている。
また積分容量１７の他端はＭＯ８スイッチｌ９の一端に
接続し、積分容量ｌ８の他端はＭＯＳスイッチ２０の一
端に接続され、ＭＯＳスイッチ１９．２０の他端は演算
増幅器２１の出力と信号出力端２２に接続される。
接続し、積分容量ｌ８の他端はＭＯＳスイッチ２０の一
端に接続され、ＭＯＳスイッチ１９．２０の他端は演算
増幅器２１の出力と信号出力端２２に接続される。
ここで第６図に示す制御クロックのタイムチャート、第
７図に示すＦ波器の各段の出力信号、及び第８図に示す
伝達特性を参照して動作説明をする。ＭＯＳスイッチ１
９及び２０は制御装置ｌ２から出力される、交互にハイ
レベルになりハイレベルの期間が互いに重なり合わ彦い
２相のクロックφ１，ψ２（以下、「第１の２相クロツ
ク」という）により制御される。ＭＯ８スイッチｌ４及
び −１５は、第１の２相クロツクの２倍の周波数を持
ち、かつ交互にハイレベルとなシハイレベルの期間が互
いに重なり合わない、制御装置１３からの２相のイロッ
ク中３．中４（以下、「第２の２相クロツク」という）
で制御されている。ＭＯＳスイッチ１９がＯＮ、ｆＶＩ
Ｏｓスイッチ２０がＯＦＦする区間（以下「区間■」と
称す。）では、積分容量１７により演算増幅器２１の帰
還経路が構成され、ＭＯＳスイッチ１９がＯＦＦ、ＭＯ
Ｓスイッチ２０がＯＮする区間（以下「区間■」と称す
。）では積分容量１８により演算増幅器２１の帰還経路
が構成されている。また、区間Ｉ及び区間■の各区間に
おいてＭＯＳスイッチ１４がＯＮ、ＭＯＳスイッチ１５
がＯＦＦする区間（以下「サンプリング区間」と称す。
７図に示すＦ波器の各段の出力信号、及び第８図に示す
伝達特性を参照して動作説明をする。ＭＯＳスイッチ１
９及び２０は制御装置ｌ２から出力される、交互にハイ
レベルになりハイレベルの期間が互いに重なり合わ彦い
２相のクロックφ１，ψ２（以下、「第１の２相クロツ
ク」という）により制御される。ＭＯ８スイッチｌ４及
び −１５は、第１の２相クロツクの２倍の周波数を持
ち、かつ交互にハイレベルとなシハイレベルの期間が互
いに重なり合わない、制御装置１３からの２相のイロッ
ク中３．中４（以下、「第２の２相クロツク」という）
で制御されている。ＭＯＳスイッチ１９がＯＮ、ｆＶＩ
Ｏｓスイッチ２０がＯＦＦする区間（以下「区間■」と
称す。）では、積分容量１７により演算増幅器２１の帰
還経路が構成され、ＭＯＳスイッチ１９がＯＦＦ、ＭＯ
Ｓスイッチ２０がＯＮする区間（以下「区間■」と称す
。）では積分容量１８により演算増幅器２１の帰還経路
が構成されている。また、区間Ｉ及び区間■の各区間に
おいてＭＯＳスイッチ１４がＯＮ、ＭＯＳスイッチ１５
がＯＦＦする区間（以下「サンプリング区間」と称す。
）及びＭＯＳスイッチ１４がＯＦＦ。
ＭＯＳスイッチ１５がＯＮする区間（以下「転送区間」
と称す）を設ける。ある区間？（Ｔ、）において、サン
プリング区間で入力信号をサンプリングしてサンプリン
グ容量１６に保持し、転送区間で入力信号を演算増幅器
２１の逆相入力へ転送する。この区間Ｉ（、Ｔ、）にお
ける前記演算増幅器２１の出力レベルは積分容量１７に
保持される。次の区間■においては、ＭＯＳスイッチ１
９がＯＦＦ’し積分容量１７による帰還経路が庶断され
るため積分容量１７に保持する信号レベルは、次の区間
１ （Ｔｎ＋ｔ ’）まで保持される。区間１（Ｔｎ＋
１）においても、サンプリング区間、転送区間と前記動
作を繰り返すが、この区間ｌ （Ｔｎ＋ｓ ）における
前記積分容量１７による帰還信号Ｆｉ、積分容１１１７
に保持される前の区間１（Ｔｎ）における演算増幅器２
１の出力レベルである。
と称す）を設ける。ある区間？（Ｔ、）において、サン
プリング区間で入力信号をサンプリングしてサンプリン
グ容量１６に保持し、転送区間で入力信号を演算増幅器
２１の逆相入力へ転送する。この区間Ｉ（、Ｔ、）にお
ける前記演算増幅器２１の出力レベルは積分容量１７に
保持される。次の区間■においては、ＭＯＳスイッチ１
９がＯＦＦ’し積分容量１７による帰還経路が庶断され
るため積分容量１７に保持する信号レベルは、次の区間
１ （Ｔｎ＋ｔ ’）まで保持される。区間１（Ｔｎ＋
１）においても、サンプリング区間、転送区間と前記動
作を繰り返すが、この区間ｌ （Ｔｎ＋ｓ ）における
前記積分容量１７による帰還信号Ｆｉ、積分容１１１７
に保持される前の区間１（Ｔｎ）における演算増幅器２
１の出力レベルである。
上記ＳＣ積分器の動作は、従来のＳＣ積分器の動作と何
ら変りなく、その伝達特性は従来のＳＣ積分器の伝達特
性と同じである。区間■においても、積分容量１８を演
算増幅器２１の帰還経路として区間Ｉと同じ動作をし、
１つの演算増幅器を用いて２つの伝達特性が時分割で実
現できる。ここで積分容量１７の容量値をＣ１１，積分
容量１８の容量値をＣＩ２．サンプリング容量１６の容
量値をＣｓ、第１の２相クロツクの周期ｉ’ｌ’ｓとす
ると、区間ＩにおけるＳＣ積分器の伝達関数Ｇ（ａｌｔ
はＧ（ｓ＋＋成 となる。上記ＳＣ積分器を６位として構成する伝達装置
１０の区間Ｉにおける伝達特性を第８図りとし、区間■
における伝達特性を第８図Ｅとすると、同図に示す周波
数ｆ−を持つ入力信号（第７図Ａ）を伝達装置１０に入
力した場合、伝達装置１０の出力信号は第７図Ｂのよう
になる。
ら変りなく、その伝達特性は従来のＳＣ積分器の伝達特
性と同じである。区間■においても、積分容量１８を演
算増幅器２１の帰還経路として区間Ｉと同じ動作をし、
１つの演算増幅器を用いて２つの伝達特性が時分割で実
現できる。ここで積分容量１７の容量値をＣ１１，積分
容量１８の容量値をＣＩ２．サンプリング容量１６の容
量値をＣｓ、第１の２相クロツクの周期ｉ’ｌ’ｓとす
ると、区間ＩにおけるＳＣ積分器の伝達関数Ｇ（ａｌｔ
はＧ（ｓ＋＋成 となる。上記ＳＣ積分器を６位として構成する伝達装置
１０の区間Ｉにおける伝達特性を第８図りとし、区間■
における伝達特性を第８図Ｅとすると、同図に示す周波
数ｆ−を持つ入力信号（第７図Ａ）を伝達装置１０に入
力した場合、伝達装置１０の出力信号は第７図Ｂのよう
になる。
炊忰出力装ｗ］ｌを第５図に示す。この出力装ｆｍ１１
は、少なくとも一つのＭＯＳトランジスタで構成される
ＭＯＳスイッチ２４及び２５、保持容＃２６及び２７、
減算回路２８により構成されＭＯＳスイッチ２４及び２
５の各一端を信号入力端２３に接続し、ＭＯＳスイッチ
２４の他端は保持容量２６の一端と減算回路２８の加算
入力とに接続し、ＭＯＳスイッチ２５の他端は保持容量
２７の一端と減算回路２８の減算入力とに接続し、減胸
゛回路２８の出力を信号出力端２９に接続する。
は、少なくとも一つのＭＯＳトランジスタで構成される
ＭＯＳスイッチ２４及び２５、保持容＃２６及び２７、
減算回路２８により構成されＭＯＳスイッチ２４及び２
５の各一端を信号入力端２３に接続し、ＭＯＳスイッチ
２４の他端は保持容量２６の一端と減算回路２８の加算
入力とに接続し、ＭＯＳスイッチ２５の他端は保持容量
２７の一端と減算回路２８の減算入力とに接続し、減胸
゛回路２８の出力を信号出力端２９に接続する。
保持谷＠２６及び２７の各々の他端は接地されている。
ここでＭＯＳスイッチ２４及び２５は制御装置１２から
出力される第１の２相クロツク（４１１１φ２）により
制御されＪ間Ｉにおいては、ＭＯＳスイッチ２４がＯＮ
、ＭＯＳスイッチ２５がＯＦＦとなり、区間Ｉの伝達装
置１０の出力信号を減算回路２８の加算入力に入力する
とともに保持容量２６により信号を保持し１区間Ｈにお
いてはＭＯＳスイッチ２４がＯＦＦ 、 ＭＯＳスイッ
チ２５がＯＮとなり、区間「の伝達装置１０の出力信号
を減算回路２８の減算入力に入力するとともに保持容量
２７により信号を保持する。上記動作を周期的に繰り返
す出力装置ｔ １の出力信号は第７図Ｃとなり、さらに
出力装置１１の出力信号の周波数特性を、第８図（ａｌ
に示す様に領域Ａ、Ｂ、Ｃの３つの周波数領域で考える
と、領域Ａにおいては、時分割で実現した区間１．ＩＩ
の伝達特性は両区間とも通過帯域であるので、区間Ｉの
出力信号から区間■の出力信号を減算することにより出
力装置１１から信号は出力されない。次に領域Ｂにおい
ては区間■の伝達特性は通過帯域９区間■の伝達特性ｍ
断帯域であるので、出力装置１１からの信号は区間Ｉの
出力信号となる。さらに領域Ｃにおいては区間１．Ｉｔ
の伝達特性は両区間と乞庶断帯域であるので出力装置１
１から信号は出力されない。よって本実施例のＰ′ｅ器
の伝達特性は第８図（ｂｌの曲線Ｆの様にバントパス特
性となる。
出力される第１の２相クロツク（４１１１φ２）により
制御されＪ間Ｉにおいては、ＭＯＳスイッチ２４がＯＮ
、ＭＯＳスイッチ２５がＯＦＦとなり、区間Ｉの伝達装
置１０の出力信号を減算回路２８の加算入力に入力する
とともに保持容量２６により信号を保持し１区間Ｈにお
いてはＭＯＳスイッチ２４がＯＦＦ 、 ＭＯＳスイッ
チ２５がＯＮとなり、区間「の伝達装置１０の出力信号
を減算回路２８の減算入力に入力するとともに保持容量
２７により信号を保持する。上記動作を周期的に繰り返
す出力装置ｔ １の出力信号は第７図Ｃとなり、さらに
出力装置１１の出力信号の周波数特性を、第８図（ａｌ
に示す様に領域Ａ、Ｂ、Ｃの３つの周波数領域で考える
と、領域Ａにおいては、時分割で実現した区間１．ＩＩ
の伝達特性は両区間とも通過帯域であるので、区間Ｉの
出力信号から区間■の出力信号を減算することにより出
力装置１１から信号は出力されない。次に領域Ｂにおい
ては区間■の伝達特性は通過帯域９区間■の伝達特性ｍ
断帯域であるので、出力装置１１からの信号は区間Ｉの
出力信号となる。さらに領域Ｃにおいては区間１．Ｉｔ
の伝達特性は両区間と乞庶断帯域であるので出力装置１
１から信号は出力されない。よって本実施例のＰ′ｅ器
の伝達特性は第８図（ｂｌの曲線Ｆの様にバントパス特
性となる。
上記説明に（４、ローパス特性金持つ伝達装置を用いた
実施例について説明したが、第９図１ｔａ）に伝達特性
を示す様に２つの異なるバイパス特性Ｇ、Ｆ（を用いて
も、同図（ｂｌのバンドパス特性■が実現できる。
実施例について説明したが、第９図１ｔａ）に伝達特性
を示す様に２つの異なるバイパス特性Ｇ、Ｆ（を用いて
も、同図（ｂｌのバンドパス特性■が実現できる。
また、複数（Ｎｌの帰還回路及び複数（Ｎｌの制御クロ
ックにより本発明の泥波器を構成することにより複数（
へ）の伝達特性を実現し、それら複数（Ｎ）の伝達特性
から、任意の２つの伝達特性により伝達した信号を前記
出力装欣入力信号とすることにより１つのバンドパス特
性を持つＰ波器が得られる。任意２つの伝達特性へ組み
合わせはΣ（Ｎ−１）通りあり、Σ（Ｎ−１）の前記出
力装置を用いることによりΣ（Ｎ−１）？Ｍ数のバンド
パス特性が実現できる。
ックにより本発明の泥波器を構成することにより複数（
へ）の伝達特性を実現し、それら複数（Ｎ）の伝達特性
から、任意の２つの伝達特性により伝達した信号を前記
出力装欣入力信号とすることにより１つのバンドパス特
性を持つＰ波器が得られる。任意２つの伝達特性へ組み
合わせはΣ（Ｎ−１）通りあり、Σ（Ｎ−１）の前記出
力装置を用いることによりΣ（Ｎ−１）？Ｍ数のバンド
パス特性が実現できる。
以上、説明したように本発明により、１つの伝達装置を
用いて２つの異なるローパス特性を時分割で実現し、前
記出力装置を用いることによりバンドパス特性が得られ
、少ない演算増幅器による低コストな沖波器金得ること
ができる。
用いて２つの異なるローパス特性を時分割で実現し、前
記出力装置を用いることによりバンドパス特性が得られ
、少ない演算増幅器による低コストな沖波器金得ること
ができる。
第１図は従来のＰ波器のブロック図、第２図は従来の伝
達装置’１ｓｃＦとするときの基本単位となるＳＣ積分
器を示す回路図、第３図は本発明の泥波器の一実施例を
示すブロック図、第４図は第３図中の伝達装置’１ｓｃ
Ｆとするときの基本単位となるＳＣ積分器を示す回路図
、第５図は第３図中の出力装置を示す回路図、第６図は
第３図における制御クロックを示すタイムチャート、第
７図Ａ−Ｃは第４図、第５図・の動作を示す波形図、第
８図（ａ） 、 （ｂｌけ第３図の泥波器の伝達特性図
、第９図（ａｌ 、 （ｂｌは本発明の他の実施例の伝
達特性図である。 １・・・・・・伝達装置、２・・・・・・制御装置、３
・・・・・・ＳＣ積分器の入力端、４，５・・・・・・
ＭＯＳスイッチ、６・・・・・・サンプリング容量、７
・・・・・・積分容量、８・・・・・・演算増幅器、９
・・・・・・ＳＣ積分器の出力端、１０・・・・・・伝
達装置、］１・・・・・・出力装置、１２・・・・・・
制御装置、１３・・・・・・ＳＣ積分器の入力端、１４
，１５・・・・・・ＭＯＳスイッチ、１６・・・・・−
サンプリング容量、１７．１８・・・・・・積分容量、
１９．２０・・・・・・ＭＯＳスイッチ、２１・・・・
・・演算増幅器、２２・・・・・・ＳＣ積分器の出力端
、２３・・・・・・出力装置の入力端、２４．２５・・
・・・・ＭＯＳスイッチ、２６．２７・・・・・・保持
容量、２８・・・・・・減算回路、２９・・・・・−出
力装置の出力端、ナｌ。 φ２・・・・・・第１の２相クロツク、ｃｐｓ、中４・
・印・第２の２相クロツク、Ａ・・・・・・ｐ波器の入
力信号、Ｂ・・・・・・伝達装置の出力信号、Ｃ・・・
・・・出力装置の出力信号、Ｄ・・・・・・区間■の伝
達特性、Ｅ・・・・・・区間■の伝達特性、Ｆ・・・・
・・出力装置の出力信号の伝達特性。 代理人 弁理士 内 原 −β−人 “ １． ン゛」、） 第１図 第２図 第４図 第５図 第６図 椿７図 第８図 ｆ艮 ｆ
達装置’１ｓｃＦとするときの基本単位となるＳＣ積分
器を示す回路図、第３図は本発明の泥波器の一実施例を
示すブロック図、第４図は第３図中の伝達装置’１ｓｃ
Ｆとするときの基本単位となるＳＣ積分器を示す回路図
、第５図は第３図中の出力装置を示す回路図、第６図は
第３図における制御クロックを示すタイムチャート、第
７図Ａ−Ｃは第４図、第５図・の動作を示す波形図、第
８図（ａ） 、 （ｂｌけ第３図の泥波器の伝達特性図
、第９図（ａｌ 、 （ｂｌは本発明の他の実施例の伝
達特性図である。 １・・・・・・伝達装置、２・・・・・・制御装置、３
・・・・・・ＳＣ積分器の入力端、４，５・・・・・・
ＭＯＳスイッチ、６・・・・・・サンプリング容量、７
・・・・・・積分容量、８・・・・・・演算増幅器、９
・・・・・・ＳＣ積分器の出力端、１０・・・・・・伝
達装置、］１・・・・・・出力装置、１２・・・・・・
制御装置、１３・・・・・・ＳＣ積分器の入力端、１４
，１５・・・・・・ＭＯＳスイッチ、１６・・・・・−
サンプリング容量、１７．１８・・・・・・積分容量、
１９．２０・・・・・・ＭＯＳスイッチ、２１・・・・
・・演算増幅器、２２・・・・・・ＳＣ積分器の出力端
、２３・・・・・・出力装置の入力端、２４．２５・・
・・・・ＭＯＳスイッチ、２６．２７・・・・・・保持
容量、２８・・・・・・減算回路、２９・・・・・−出
力装置の出力端、ナｌ。 φ２・・・・・・第１の２相クロツク、ｃｐｓ、中４・
・印・第２の２相クロツク、Ａ・・・・・・ｐ波器の入
力信号、Ｂ・・・・・・伝達装置の出力信号、Ｃ・・・
・・・出力装置の出力信号、Ｄ・・・・・・区間■の伝
達特性、Ｅ・・・・・・区間■の伝達特性、Ｆ・・・・
・・出力装置の出力信号の伝達特性。 代理人 弁理士 内 原 −β−人 “ １． ン゛」、） 第１図 第２図 第４図 第５図 第６図 椿７図 第８図 ｆ艮 ｆ
Claims (1)
- アナログ信号蓋を入力する入力回路、この回路を一方の
入力とする演算増幅器、時分割的に導通する複数のスイ
ッチ、このスイッチの各々を介して前記演算増幅器に負
帰還をかける複数の帰還回路を有する伝達回路を基本単
位として構成する伝達装置と、前記複数のスイッチに同
期して時分割的に動作する複数のサンプルホールド回路
７．このサンプルホールド回路からの複数の出力信号の
笈を出力する減算回路Ｉを有する出力装置と、前記複数
のスイッチ、サンプルホールド回路の時分割的動作を制
御する制御装置とを有することを特徴とするｐ波器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13798283A JPS6029014A (ja) | 1983-07-28 | 1983-07-28 | 濾波器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13798283A JPS6029014A (ja) | 1983-07-28 | 1983-07-28 | 濾波器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029014A true JPS6029014A (ja) | 1985-02-14 |
Family
ID=15211285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13798283A Pending JPS6029014A (ja) | 1983-07-28 | 1983-07-28 | 濾波器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158822U (ja) * | 1988-04-22 | 1989-11-02 | ||
| US8424843B2 (en) | 2006-07-18 | 2013-04-23 | Vat Holding Ag | Shuttle valve having two drives |
-
1983
- 1983-07-28 JP JP13798283A patent/JPS6029014A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158822U (ja) * | 1988-04-22 | 1989-11-02 | ||
| US8424843B2 (en) | 2006-07-18 | 2013-04-23 | Vat Holding Ag | Shuttle valve having two drives |
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