JPS6027427B2 - デ−タ・バツフア制御方式 - Google Patents
デ−タ・バツフア制御方式Info
- Publication number
- JPS6027427B2 JPS6027427B2 JP54159530A JP15953079A JPS6027427B2 JP S6027427 B2 JPS6027427 B2 JP S6027427B2 JP 54159530 A JP54159530 A JP 54159530A JP 15953079 A JP15953079 A JP 15953079A JP S6027427 B2 JPS6027427 B2 JP S6027427B2
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- JP
- Japan
- Prior art keywords
- data
- data buffer
- channel device
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、データ・バッファ制御方式、特に主記憶装置
上のデータ・バッファ城にセットされたデータをチャネ
ル装置がＤＭＡ制御によって当該データ・バッファ城を
アクセスして入出力アダプタ側に転送するデータ処理シ
ステムにおいて、上記チャネル装置上にデータ・バッフ
ァ城の内容をコピーして保持するコピー・メモリ領域を
もうけることによって、上記データ・バッファ城を早期
に解放してデータ・バッファ城の利用効率を高めるよう
にしたデータ・バッファ制御方式に関するものである。
上のデータ・バッファ城にセットされたデータをチャネ
ル装置がＤＭＡ制御によって当該データ・バッファ城を
アクセスして入出力アダプタ側に転送するデータ処理シ
ステムにおいて、上記チャネル装置上にデータ・バッフ
ァ城の内容をコピーして保持するコピー・メモリ領域を
もうけることによって、上記データ・バッファ城を早期
に解放してデータ・バッファ城の利用効率を高めるよう
にしたデータ・バッファ制御方式に関するものである。
例えば通信回線を介して端末装置へデータを送信する場
合、従釆次のように行なわれている。即ち、中央処理装
置は主記憶装置上のデータ・バッファ域に送信データを
セットしてチャネル装置に対して送信依頼を行なう。チ
ャネル装置は例えばＤＭＡ制御によって上託送信データ
を回線制御アダプタに転送し、予め定められた通信回線
上の手順にもとづいて上記データを端末装置へ送信する
。そして当該端末装置からのデータ正常受信レスポンス
を確認したことにもとづいて、上記チャネル装置は上記
データ・バッファ城を解放する。従釆上記の如く、端末
装置がデータを正常に受信し終るまで上記データ・バッ
ファは占有状態におかれている。このために主記憶装置
上の記憶領域の使用効率が悪く、また中央処理装置とチ
ャネル装置との間のインタフェースも複雑なものとなつ
ていた。本発明は上記の点を解決することを目的として
おり、チャネル装置上に上記データ・バッファ域の内容
をコピーして保持するコピー・メモリ領域をもうけ、上
記データ・バッファ城を早期に解放できるようにするこ
とを目的としている。
合、従釆次のように行なわれている。即ち、中央処理装
置は主記憶装置上のデータ・バッファ域に送信データを
セットしてチャネル装置に対して送信依頼を行なう。チ
ャネル装置は例えばＤＭＡ制御によって上託送信データ
を回線制御アダプタに転送し、予め定められた通信回線
上の手順にもとづいて上記データを端末装置へ送信する
。そして当該端末装置からのデータ正常受信レスポンス
を確認したことにもとづいて、上記チャネル装置は上記
データ・バッファ城を解放する。従釆上記の如く、端末
装置がデータを正常に受信し終るまで上記データ・バッ
ファは占有状態におかれている。このために主記憶装置
上の記憶領域の使用効率が悪く、また中央処理装置とチ
ャネル装置との間のインタフェースも複雑なものとなつ
ていた。本発明は上記の点を解決することを目的として
おり、チャネル装置上に上記データ・バッファ域の内容
をコピーして保持するコピー・メモリ領域をもうけ、上
記データ・バッファ城を早期に解放できるようにするこ
とを目的としている。
そしてそのために、本発明のデータ・バッファ制御方式
は、中央処理装置と主記憶装置とチャネル装置と該チャ
ネル装置に接続される端末装置とを有し、上記中央処理
装置は主記憶装置上のデータ・バッファ城に、端末装置
に対する送信データをセットした上で上記チャネル装置
に対して当該データ・バッファ域のアドレスを指定して
コマンドを発し、上記チャネル装置は当該コマンド‘こ
応じて該送信データの論出しを行うデータ処理システム
において、上記チャネル装置上に、上記中央処理装置が
発するコマンド‘こ対応して上記データ・バッファ城に
セットされた送信データのすべてを一括コピーして保持
するコピー・メモリ／領域を設けるとともに、上記チャ
ネル装置は当該コマンド‘こ対応して上記データ・バッ
ファ城にセットされるデータを読出して上記コピー・メ
モリ領域に転送した時点で転送終了の旨を上記中央処理
装置に通知し、しかる後にコピー・メモリ領域の格納デ
ータを端末装置に送出するよう構成し、該転送終了通知
により上記コピー・メモリ領域に転送終了したデータが
セットされた上記主記憶装置上の上記データ・バッファ
域を開放することを特徴としている。以下図面を参照し
つつ説明する。第１図は本発明の一実施例構成を示し、
第２図はチャネル装置の要部を表わす一実施例構成を示
す。
は、中央処理装置と主記憶装置とチャネル装置と該チャ
ネル装置に接続される端末装置とを有し、上記中央処理
装置は主記憶装置上のデータ・バッファ城に、端末装置
に対する送信データをセットした上で上記チャネル装置
に対して当該データ・バッファ域のアドレスを指定して
コマンドを発し、上記チャネル装置は当該コマンド‘こ
応じて該送信データの論出しを行うデータ処理システム
において、上記チャネル装置上に、上記中央処理装置が
発するコマンド‘こ対応して上記データ・バッファ城に
セットされた送信データのすべてを一括コピーして保持
するコピー・メモリ／領域を設けるとともに、上記チャ
ネル装置は当該コマンド‘こ対応して上記データ・バッ
ファ城にセットされるデータを読出して上記コピー・メ
モリ領域に転送した時点で転送終了の旨を上記中央処理
装置に通知し、しかる後にコピー・メモリ領域の格納デ
ータを端末装置に送出するよう構成し、該転送終了通知
により上記コピー・メモリ領域に転送終了したデータが
セットされた上記主記憶装置上の上記データ・バッファ
域を開放することを特徴としている。以下図面を参照し
つつ説明する。第１図は本発明の一実施例構成を示し、
第２図はチャネル装置の要部を表わす一実施例構成を示
す。
第１図において、１は中央処理装置、２は主記憶装置、
３はＣバス、４はチャネル装置、５はＬＡバス、６−０
，６一１，……６一ｍは夫々回線制御アダプタ、７はデ
ータ・バッファ域、８はセットされた送信データ、９は
チャネル装置を制御するマイクロ・プロセッサ、１０は
ＲＡＭ、１１はコピー・メモリ領域、１３はコピーされ
たコピー・データ、１３はチャネル装置ＤＭＡ制御部、
１４一０，１４一１．・・・・・・は夫々回線制御アダ
プタＤＭＡ制御部、１５は回線制御アダプタＤＭＡ制御
用アクセス情報保持部を表わしている。
３はＣバス、４はチャネル装置、５はＬＡバス、６−０
，６一１，……６一ｍは夫々回線制御アダプタ、７はデ
ータ・バッファ域、８はセットされた送信データ、９は
チャネル装置を制御するマイクロ・プロセッサ、１０は
ＲＡＭ、１１はコピー・メモリ領域、１３はコピーされ
たコピー・データ、１３はチャネル装置ＤＭＡ制御部、
１４一０，１４一１．・・・・・・は夫々回線制御アダ
プタＤＭＡ制御部、１５は回線制御アダプタＤＭＡ制御
用アクセス情報保持部を表わしている。
図示実施例において、中央処理装置１が例えば回線制御
アダプタ６−０を介して図示しない端末装置にデータを
送信する場合、次の如く制御される。
アダプタ６−０を介して図示しない端末装置にデータを
送信する場合、次の如く制御される。
即ち、｛１ー 中央処理装置１は、主記憶装置２上のデ
ータ・バッファ域７に送信データ８をセットし、当該ア
ドレスＡＤＲとデータ・レングスとを指定してチャネル
装置４に対してセンド・コマンドを発する。
ータ・バッファ域７に送信データ８をセットし、当該ア
ドレスＡＤＲとデータ・レングスとを指定してチャネル
装置４に対してセンド・コマンドを発する。
‘２’チャネル装置４は、当該コマンドに対応して、マ
イクロ・プロセッサ９の制御のもとで、ＤＭＡ制御部１
３によって、上記データ・バッファ域７上の送信データ
８をコピー・メモリ領域１１上にすべてロードする。
イクロ・プロセッサ９の制御のもとで、ＤＭＡ制御部１
３によって、上記データ・バッファ域７上の送信データ
８をコピー・メモリ領域１１上にすべてロードする。
そしてチャネル装置４は上託送信データ８を格納してい
るデータ・バッファ城７を解放する。即ち中央処理装置
１やチャネル装置４によって当該データ・バッファ域７
は他のデータ格納のために利用できるようにされる。｛
３１ 次いで、チャネル装置４は回線制御アダプタ６一
０１こ対してデータ送信を指示し、回線制御アダプタ６
一川まＤＭＡ制御部１ ４一川こよって上記コピー・メ
モリ領域１１上のコピー・ブータ１２を例えば１バイト
単位でロードしては端末装置に送信する。
るデータ・バッファ城７を解放する。即ち中央処理装置
１やチャネル装置４によって当該データ・バッファ域７
は他のデータ格納のために利用できるようにされる。｛
３１ 次いで、チャネル装置４は回線制御アダプタ６一
０１こ対してデータ送信を指示し、回線制御アダプタ６
一川まＤＭＡ制御部１ ４一川こよって上記コピー・メ
モリ領域１１上のコピー・ブータ１２を例えば１バイト
単位でロードしては端末装置に送信する。
‘４｝ このとき、チャネル装置４と各回線制御アダプ
タ６−０，６一１……などとの間のインタフェース線を
簡単化するために、各回線制御アダプタ対応に、ＤＭＡ
制御が行なわれる際のＤＭＡアドレス情報やレングス情
報をアクセス情報保持部１５に用意しておくようにする
。
タ６−０，６一１……などとの間のインタフェース線を
簡単化するために、各回線制御アダプタ対応に、ＤＭＡ
制御が行なわれる際のＤＭＡアドレス情報やレングス情
報をアクセス情報保持部１５に用意しておくようにする
。
‘５｝ そして、回線制御アダプタ６−０がＤＭＡ制御
によってコピー・メモリ領域１１の内容をアクセスする
場合、回線制御アダプタ６一０がチャネル装置４からの
送信指示に対応してＤＭＡ制御要求を発すると、チャネ
ル装置４内でアクセス情報保持部１５の内容にもとづい
てコピー・メモリ領域１１上のコピー・データ１２が１
バイトずつ回線制御アダプタ６一川こロードされる。
によってコピー・メモリ領域１１の内容をアクセスする
場合、回線制御アダプタ６一０がチャネル装置４からの
送信指示に対応してＤＭＡ制御要求を発すると、チャネ
ル装置４内でアクセス情報保持部１５の内容にもとづい
てコピー・メモリ領域１１上のコピー・データ１２が１
バイトずつ回線制御アダプタ６一川こロードされる。
該データは回線制御アダプタ６一０によって端末装置に
送信される。【６ー 上記回線制御アダプタ６−川こよ
るＤＭＡ制御によってコピー・データ１２のロードが行
なわれてゆく間に、コピー・データ１２に対応したレン
グス情報が「０１となると、コピー・ブータ１２がすべ
て送信されたこととなって、コピー・メモリ領域１１は
解放される。
送信される。【６ー 上記回線制御アダプタ６−川こよ
るＤＭＡ制御によってコピー・データ１２のロードが行
なわれてゆく間に、コピー・データ１２に対応したレン
グス情報が「０１となると、コピー・ブータ１２がすべ
て送信されたこととなって、コピー・メモリ領域１１は
解放される。
第２図はチャネル装置４の要部を表わす一実施例構成を
示している。図中の符号３，９，１０，１３は第１図に
対応し、１６は中央処理装置１からのコマンド受信バッ
ファ、１７，１８はステータス・レジスタ、１９は中央
処理装置１に対するレスポンス送信バッファ、２０はＣ
バス占有要求処理部、２１はＤＭＡ制御を行なうための
主記憶装置に対するアドレス・レジスタ：２２，２３は
夫々データ・レジスタであって中央処理装置１からのデ
ータおよびデータおよび中央処理装置１へのデータがセ
ットされるもの、２４はＣバスインターフェース制御部
、２５はＲＡＭアドレス・レジスタであって第１図図示
のコピー・メモリ領域１１のアクセス・アドレスがセッ
トされるもの、２６はバッファ、２７，２８は夫々レシ
ーバ、２９，３川ま夫々送信ドライバ、３１ないし３４
は夫々マルチプレクサ、３５は、ダウン・カウンタを表
わしている。中央処理装置１からの上述のセンド・コマ
ンドは、第２図図示レシーバ２７を介してコマンド受信
バッファ１６にセットされる。
示している。図中の符号３，９，１０，１３は第１図に
対応し、１６は中央処理装置１からのコマンド受信バッ
ファ、１７，１８はステータス・レジスタ、１９は中央
処理装置１に対するレスポンス送信バッファ、２０はＣ
バス占有要求処理部、２１はＤＭＡ制御を行なうための
主記憶装置に対するアドレス・レジスタ：２２，２３は
夫々データ・レジスタであって中央処理装置１からのデ
ータおよびデータおよび中央処理装置１へのデータがセ
ットされるもの、２４はＣバスインターフェース制御部
、２５はＲＡＭアドレス・レジスタであって第１図図示
のコピー・メモリ領域１１のアクセス・アドレスがセッ
トされるもの、２６はバッファ、２７，２８は夫々レシ
ーバ、２９，３川ま夫々送信ドライバ、３１ないし３４
は夫々マルチプレクサ、３５は、ダウン・カウンタを表
わしている。中央処理装置１からの上述のセンド・コマ
ンドは、第２図図示レシーバ２７を介してコマンド受信
バッファ１６にセットされる。
この内容は、第２図においては図示を省略しているが、
第１図図示のマイクロ・プロセッサ９によって読取られ
る。そしてマイクロ・プロセッサ９は、（ｉ）ＤＭＡ制
御によって主記憶装置２をアクセスすべきアドレス情報
を上記センド・コマンド中から抽出してアドレス・レジ
スタ２１（図示中央）にセットし、（ｉｉ）ＤＭＡ制御
によってロードしてくるデータを格納するコピー・メモ
リ領域１１上のアドレス信号を指定すべく、当該アドレ
ス情報をＲＡＭアドレス・レジスタ２５にセットし、（
ｉｉＤＤＭＡ制御によってロードしてくるデータのレン
グス情報を上記センド・コマンド中から抽出してダウン
・カウンタ３５にセットし、ＷＣバス占有要求処理部２
０に要求を発し、ＭＤＭＡ制御部１３に対してＤＭＡ制
御による処理を指示する。これによって、ＤＭＡ制御部
１３はＤＭＡ制御によって主記憶装置２をアクセスし、
上記送信データ８を第２図図示のレシーバ２７を介して
データ・レジスタ２２，２３にロードされる。
第１図図示のマイクロ・プロセッサ９によって読取られ
る。そしてマイクロ・プロセッサ９は、（ｉ）ＤＭＡ制
御によって主記憶装置２をアクセスすべきアドレス情報
を上記センド・コマンド中から抽出してアドレス・レジ
スタ２１（図示中央）にセットし、（ｉｉ）ＤＭＡ制御
によってロードしてくるデータを格納するコピー・メモ
リ領域１１上のアドレス信号を指定すべく、当該アドレ
ス情報をＲＡＭアドレス・レジスタ２５にセットし、（
ｉｉＤＤＭＡ制御によってロードしてくるデータのレン
グス情報を上記センド・コマンド中から抽出してダウン
・カウンタ３５にセットし、ＷＣバス占有要求処理部２
０に要求を発し、ＭＤＭＡ制御部１３に対してＤＭＡ制
御による処理を指示する。これによって、ＤＭＡ制御部
１３はＤＭＡ制御によって主記憶装置２をアクセスし、
上記送信データ８を第２図図示のレシーバ２７を介して
データ・レジスタ２２，２３にロードされる。
該データは、マルチプレクサ３４を介して、第１図図示
のＲＡＭＩＯへ（即ちコピー・メモリ領域１１上へ）上
記ＲＡＭアドレス・レジスタ２５の内容にもとづいて格
納される。このとき、ダウン・カゥンタ３６のレングス
情報は一１されてゆく。そしてレングス情報が「０」と
なるまで、上記ＤＭＡ制御が行なわれ、第１図図示の如
く送信データ８はコピー・データ１２としてコピー・メ
モリ領域１１上にロードされる。上記ＤＭＡ制御による
コピーが終了すると、ＤＭＡ制御部１３は中央処理装置
１に対して割込みをかけて、この旨を通知し、第１図図
示のデータ・バッファ城７は解放される。
のＲＡＭＩＯへ（即ちコピー・メモリ領域１１上へ）上
記ＲＡＭアドレス・レジスタ２５の内容にもとづいて格
納される。このとき、ダウン・カゥンタ３６のレングス
情報は一１されてゆく。そしてレングス情報が「０」と
なるまで、上記ＤＭＡ制御が行なわれ、第１図図示の如
く送信データ８はコピー・データ１２としてコピー・メ
モリ領域１１上にロードされる。上記ＤＭＡ制御による
コピーが終了すると、ＤＭＡ制御部１３は中央処理装置
１に対して割込みをかけて、この旨を通知し、第１図図
示のデータ・バッファ城７は解放される。
なお、上述のようにＲＡＭＩＯ上へ格納されたコピー・
データ１２は第１図を参照して説明した如く回線制御ア
ダプタ例えば６一０側へ転送される。以上説明した如く
、本発明によれば、チャネル装置がコピー・メモリ上に
コピー・データを格納し終った時点で主記憶装置上のデ
ータ・バッファ城を解放することが可能となり、主記憶
装置上のデータ・バッファ城の利用効率が向上される。
データ１２は第１図を参照して説明した如く回線制御ア
ダプタ例えば６一０側へ転送される。以上説明した如く
、本発明によれば、チャネル装置がコピー・メモリ上に
コピー・データを格納し終った時点で主記憶装置上のデ
ータ・バッファ城を解放することが可能となり、主記憶
装置上のデータ・バッファ城の利用効率が向上される。
第１図は本発明の一実施例構成を示し、第２図はチャネ
ル装置の要部を表わす一実施例構成を示す。 図中、１は中央処理装置、２は主記憶装置、４はチャネ
ル装置、６一０，６一１，・・・・・・は回線制御アダ
プタ、７はデータ・バッファ域、８は送信データ、９は
マイクロ・プロセッサ、１０はＲＮＭ、１ １はコピー
・メモリ領域、１ ２はコピー・データ、１３はチャネ
ル装置ＤＭＡ制御部、１４−０，１４一１，……は回線
制御アダプタＤＭＡ制御部、１５はアクセス情報保持部
を表わす。 図 太 才２図
ル装置の要部を表わす一実施例構成を示す。 図中、１は中央処理装置、２は主記憶装置、４はチャネ
ル装置、６一０，６一１，・・・・・・は回線制御アダ
プタ、７はデータ・バッファ域、８は送信データ、９は
マイクロ・プロセッサ、１０はＲＮＭ、１ １はコピー
・メモリ領域、１ ２はコピー・データ、１３はチャネ
ル装置ＤＭＡ制御部、１４−０，１４一１，……は回線
制御アダプタＤＭＡ制御部、１５はアクセス情報保持部
を表わす。 図 太 才２図
Claims (1)
- １ 中央処理装置と主記憶装置とチヤネル装置と該チヤ
ネル装置に接続される端末装置とを有し、上記中央処理
装置は主記憶装置上のデータ・バツフア域に、端末装置
に対する送信データをセツトした上で上記チヤネル装置
に対して当該データ・バツフア域のアドレスを指定して
コマンドを発し、上記チヤネル装置は当該コマンドに応
じて該送信データの読出しを行うデータ処理システムに
おいて、上記チヤネル装置上に、上記中央処理装置が発
するコマンドに対応して上記データ・バツフア域にセツ
トされた送信データのすべてを一括コピーして保持する
コピー・メモリ領域を設けるとともに、上記チヤネル装
置は当該コマンドに対応して上記データ・バツフア域に
セツトされるデータを読出して上記コピー・メモリ領域
に転送した時点で転送終了の旨を上記中央処理装置に通
知し、しかる後にコピー・メモリ領域の格納データを端
末装置に送出するよう構成し、該転送終了通知により上
記コピー・メモリ領域に転送終了したデータがセツトさ
れた上記主記憶装置上の上記データ・バツフア域を開放
することを特徴とするデータ・バツフア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54159530A JPS6027427B2 (ja) | 1979-12-07 | 1979-12-07 | デ−タ・バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54159530A JPS6027427B2 (ja) | 1979-12-07 | 1979-12-07 | デ−タ・バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5682938A JPS5682938A (en) | 1981-07-07 |
| JPS6027427B2 true JPS6027427B2 (ja) | 1985-06-28 |
Family
ID=15695771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54159530A Expired JPS6027427B2 (ja) | 1979-12-07 | 1979-12-07 | デ−タ・バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027427B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949624A (ja) * | 1982-09-15 | 1984-03-22 | Omron Tateisi Electronics Co | デ−タ転送装置 |
-
1979
- 1979-12-07 JP JP54159530A patent/JPS6027427B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5682938A (en) | 1981-07-07 |
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