JPS6027409B2 - 処理装置 - Google Patents
処理装置Info
- Publication number
- JPS6027409B2 JPS6027409B2 JP54160436A JP16043679A JPS6027409B2 JP S6027409 B2 JPS6027409 B2 JP S6027409B2 JP 54160436 A JP54160436 A JP 54160436A JP 16043679 A JP16043679 A JP 16043679A JP S6027409 B2 JPS6027409 B2 JP S6027409B2
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- JP
- Japan
- Prior art keywords
- processor
- signal
- clock
- clock signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Description
【発明の詳細な説明】
本発明は処理装置、特にプロセッサと記憶装置を効果的
に制御する処理装置に関する。
に制御する処理装置に関する。
処理装置は、入力データを処理するデスクトップ型コン
ピュータ、自動制御機器、自動計測器等の種々の機器に
不可欠のものである。
ピュータ、自動制御機器、自動計測器等の種々の機器に
不可欠のものである。
処理装置は、プロセッサと、プロセッサの命令語を記憶
するりード・オンリー・メモリ（ＲＯＭ）及びアキュム
レータとして使用するランダム・アクセス・メモリ（Ｒ
ＡＭ）を具えた記憶装置と、これらプロセッサと記憶装
置の動作を制御するクロック信号を発生するクロック発
生器とから構成されている。従来の処理装置では、プロ
セッサと記憶装置の両方のタイミングを同一速度のクロ
ック信号で制御していたので２つの問題があった。第１
の問題点は、プ。セッサの動作速度がＲＡＭの動作速度
よりも速いので（即ち、プロセッサとＲＡＭのサイクル
時間が異なるので）、クロック信号の周波数を動作速度
の遅いＲＡＭのサイクル時間に合わせなければならない
という点である。例えば、シグネチック社製の磯３００
の如きプロセッサのサイクル時間は約２７仇Ｂであるの
に対し、ＲＡＭのサイクル時間は約６１伍＄という具合
である。或るコード・シーケンスでは、命令サイクル毎
に記憶装置にアクセス（書込み、或いは議出し）するこ
とが望ましいが、命令サイクルをＲＡＭのサイクル時間
（６１仇ｓ）よりも速く出来ないという欠点がある。更
に、コード・シーケンスでは、処理装贋の効率を上げる
ためにプロセッサのサイクル時間で動作ごせたい場合が
あるが、この場合にも、動作速度の遅いＲＡＭのサイク
ル時間で全体の処理速度が限定されるという欠点がある
。第２の問題点は、ダイナミック（揮発性）ＲＡＭを使
用する場合、記憶装置内にデータを保持するために、周
期的にリフレツシュ（再書込み）を行なう必要があるの
で、その期間中プロセッサが不動作のま）待機していな
ければならないという点である。即ち、ＲＡＭのリフレ
ツシュのサイクル時間は、論出し及び書込みのサイクル
時間と同様に、例えば、６１仇ｓであり、プロセッサの
サイクル時間をリフレツシュ期間だけ延ばすことは、処
理装置の効率の点から望ましくない。しかし、従来の処
理装置では、クロック発生器は、動作速度の遅い記憶装
置の動作に合わせて１種類のクロツク信号のみを発生し
ていたので、上述の欠点を解消できなかつた。また、従
来、低速回路と高速回路とが同期して動作するときのみ
、高速回路のクロック周波数を低速回路のクロツク周波
数と同一にする装置も提案されている。
するりード・オンリー・メモリ（ＲＯＭ）及びアキュム
レータとして使用するランダム・アクセス・メモリ（Ｒ
ＡＭ）を具えた記憶装置と、これらプロセッサと記憶装
置の動作を制御するクロック信号を発生するクロック発
生器とから構成されている。従来の処理装置では、プロ
セッサと記憶装置の両方のタイミングを同一速度のクロ
ック信号で制御していたので２つの問題があった。第１
の問題点は、プ。セッサの動作速度がＲＡＭの動作速度
よりも速いので（即ち、プロセッサとＲＡＭのサイクル
時間が異なるので）、クロック信号の周波数を動作速度
の遅いＲＡＭのサイクル時間に合わせなければならない
という点である。例えば、シグネチック社製の磯３００
の如きプロセッサのサイクル時間は約２７仇Ｂであるの
に対し、ＲＡＭのサイクル時間は約６１伍＄という具合
である。或るコード・シーケンスでは、命令サイクル毎
に記憶装置にアクセス（書込み、或いは議出し）するこ
とが望ましいが、命令サイクルをＲＡＭのサイクル時間
（６１仇ｓ）よりも速く出来ないという欠点がある。更
に、コード・シーケンスでは、処理装贋の効率を上げる
ためにプロセッサのサイクル時間で動作ごせたい場合が
あるが、この場合にも、動作速度の遅いＲＡＭのサイク
ル時間で全体の処理速度が限定されるという欠点がある
。第２の問題点は、ダイナミック（揮発性）ＲＡＭを使
用する場合、記憶装置内にデータを保持するために、周
期的にリフレツシュ（再書込み）を行なう必要があるの
で、その期間中プロセッサが不動作のま）待機していな
ければならないという点である。即ち、ＲＡＭのリフレ
ツシュのサイクル時間は、論出し及び書込みのサイクル
時間と同様に、例えば、６１仇ｓであり、プロセッサの
サイクル時間をリフレツシュ期間だけ延ばすことは、処
理装置の効率の点から望ましくない。しかし、従来の処
理装置では、クロック発生器は、動作速度の遅い記憶装
置の動作に合わせて１種類のクロツク信号のみを発生し
ていたので、上述の欠点を解消できなかつた。また、従
来、低速回路と高速回路とが同期して動作するときのみ
、高速回路のクロック周波数を低速回路のクロツク周波
数と同一にする装置も提案されている。
しかし、この従来装置は、低速回路の動作モード‘こ応
じて高速回路のクロック周波数を確実に切替えるという
ことを補償してし、なかつた。したがって、本発明の目
的は、上記の従釆技術の欠点を克服するために、プロセ
ッサとダイナミックＲＡＭの夫々の最適なクロック信号
を印加して動作効率を高めた処理装置を提供することで
ある。
じて高速回路のクロック周波数を確実に切替えるという
ことを補償してし、なかつた。したがって、本発明の目
的は、上記の従釆技術の欠点を克服するために、プロセ
ッサとダイナミックＲＡＭの夫々の最適なクロック信号
を印加して動作効率を高めた処理装置を提供することで
ある。
本発明の他の目的は、ダイナミックＲＡＭの動作モード
に応じて、プロセッサのクロツク周波数を確実に切替え
る処理袋贋の提供にある。
に応じて、プロセッサのクロツク周波数を確実に切替え
る処理袋贋の提供にある。
以下、添付の図面のブロック図を参照して本発明の実施
例を詳細に説明する。
例を詳細に説明する。
第１手段則ちプロセッサ（例えば滋３００）１０は、８
ビットのデータ・バス１２とデータの授受を行う。プロ
グラム記憶装置１４は、バス１６を介してプロセッサ１
０から１３ビットの出力を受け取り、バス１８を介して
プロセッサ１０に１６ビットのインストラクションを与
えると共に、８ビットの入出力（１／○）データをバス
２０に出力する。バス２０‘こ出力された８ビットの内
、６ビットは入出力システム（１／０、図示せず）に印
加され、残りの２ビットは記憶装置（第２手段）２４と
一体化している記憶装置制御回路２２に印加される。記
憶装置２４はバス１２を介してプロセッサ１０及び入出
力機器（１／０）（図示せず）に接続している。尚、記
憶装置１４及び２４は夫々ＲＯＭ及びＲＡＭであり、本
実施例で使用するプロセッサ舷３００ではプログラムと
データの夫々にアドレス信号が割り当てられている。記
憶装置制御回路２２はプログラム記憶装置１４から受け
とった２ビットのデータに基づいて、３種の制御信号を
ライン２８を介してクロツク発生器２６に印加する。
ビットのデータ・バス１２とデータの授受を行う。プロ
グラム記憶装置１４は、バス１６を介してプロセッサ１
０から１３ビットの出力を受け取り、バス１８を介して
プロセッサ１０に１６ビットのインストラクションを与
えると共に、８ビットの入出力（１／○）データをバス
２０に出力する。バス２０‘こ出力された８ビットの内
、６ビットは入出力システム（１／０、図示せず）に印
加され、残りの２ビットは記憶装置（第２手段）２４と
一体化している記憶装置制御回路２２に印加される。記
憶装置２４はバス１２を介してプロセッサ１０及び入出
力機器（１／０）（図示せず）に接続している。尚、記
憶装置１４及び２４は夫々ＲＯＭ及びＲＡＭであり、本
実施例で使用するプロセッサ舷３００ではプログラムと
データの夫々にアドレス信号が割り当てられている。記
憶装置制御回路２２はプログラム記憶装置１４から受け
とった２ビットのデータに基づいて、３種の制御信号を
ライン２８を介してクロツク発生器２６に印加する。
ここで、３種の制御信号とは、ＲＥＡＤＣＹＣＬＥ：記
憶装置（ＲＡＭ）２４へ書込みを行うことを示す信号Ｗ
ＲＩＴＥＣＹＩＴＥ：記憶装置（ＲＡＭ）２４から議出
しを行うことを示す信号Ｍ旧ＭＢＵＳＹ：記憶装置（Ｒ
ＡＭ）２４が書込み、議出し、或いはリフレッシュ動作
中であることを示す信号である。
憶装置（ＲＡＭ）２４へ書込みを行うことを示す信号Ｗ
ＲＩＴＥＣＹＩＴＥ：記憶装置（ＲＡＭ）２４から議出
しを行うことを示す信号Ｍ旧ＭＢＵＳＹ：記憶装置（Ｒ
ＡＭ）２４が書込み、議出し、或いはリフレッシュ動作
中であることを示す信号である。
即ち、Ｍ旧Ｍ旧ＵＳＹ信号が発生しているのに、ＲＥＡ
ＤＣＹＣＬＥ信号及びＷＲＩＴＥＣＹＣＬＥ信号が発生
しなければ、ＲＡＭ２４はリフレツシュ・モードになる
。プロセッサ１川まライン３０を介してクロツク発生器
２６から２相のプロセッサ・クロック信号を受け取る。
ＤＣＹＣＬＥ信号及びＷＲＩＴＥＣＹＣＬＥ信号が発生
しなければ、ＲＡＭ２４はリフレツシュ・モードになる
。プロセッサ１川まライン３０を介してクロツク発生器
２６から２相のプロセッサ・クロック信号を受け取る。
このクロツク信号は、記憶装置２４が議出し或いは書込
み動作中は、記憶装置２４の動作サイクルに合うように
周期が長くなっている。記憶装置制御回路２２は、ライ
ン３２を介して各命令サイクルの最後の１′４の期間中
にプロセッサ１０からシステム同期信号を受け取り、一
方、ライン３４を介してクロック発生器２６からマスタ
・クロック信号を受け取る。このマスタ・クロツク信号
は、フリー・ランニングの単相信号である。クロック発
生器２６は、本実施例の様に１個の記憶装置２４だけで
なく、複数の記憶装置（ＲＡＭ）を設けた場合でも、夫
々に特有のクロック信号を発生することができるように
なっている。次に、本発明の実施例の動作について説明
する。
み動作中は、記憶装置２４の動作サイクルに合うように
周期が長くなっている。記憶装置制御回路２２は、ライ
ン３２を介して各命令サイクルの最後の１′４の期間中
にプロセッサ１０からシステム同期信号を受け取り、一
方、ライン３４を介してクロック発生器２６からマスタ
・クロック信号を受け取る。このマスタ・クロツク信号
は、フリー・ランニングの単相信号である。クロック発
生器２６は、本実施例の様に１個の記憶装置２４だけで
なく、複数の記憶装置（ＲＡＭ）を設けた場合でも、夫
々に特有のクロック信号を発生することができるように
なっている。次に、本発明の実施例の動作について説明
する。
プロセッサ球３００の命令語は通常１６ビットであるが
、本実施例では２４ビットに拡大している。上述した如
く、プログラム記憶装置（ＲＯＭ）１４からバス１８を
介して、プロセッサ１川こ１６ビットが加えられ、一方
、バス２川こ出力された８ビットの内、６ビット（１０
ＤＯ〜１０Ｄ５）が入出力システム（図示せず）に入力
し、残りの２ビット（１０Ｄ６と１０Ｄ７）が記憶装置
制御回路２２に制御信号として加えられる。尚、この２
ビットで構成される命令は、例えば、次のようになる。
１０Ｄ７ １０Ｄ６ 内容 ０ ０ ＮＯ−ＯＰ０
１ ＲＥＡＤＣＹＣＬＥＩ Ｏ
ＷＲＩＴＥＣＹＣＬＥＩ Ｉ ＰＥＦＲＥＳＨ
ＣＹＣＬＥ「００」では、記憶装置２４は動作しない。
、本実施例では２４ビットに拡大している。上述した如
く、プログラム記憶装置（ＲＯＭ）１４からバス１８を
介して、プロセッサ１川こ１６ビットが加えられ、一方
、バス２川こ出力された８ビットの内、６ビット（１０
ＤＯ〜１０Ｄ５）が入出力システム（図示せず）に入力
し、残りの２ビット（１０Ｄ６と１０Ｄ７）が記憶装置
制御回路２２に制御信号として加えられる。尚、この２
ビットで構成される命令は、例えば、次のようになる。
１０Ｄ７ １０Ｄ６ 内容 ０ ０ ＮＯ−ＯＰ０
１ ＲＥＡＤＣＹＣＬＥＩ Ｏ
ＷＲＩＴＥＣＹＣＬＥＩ Ｉ ＰＥＦＲＥＳＨ
ＣＹＣＬＥ「００」では、記憶装置２４は動作しない。
記憶装置制御回路２２は、上記の「０１」或いは「１０
」の命令を受け取ると、プロセッサ１０からのシステム
同期クロックに同期して、各命令の最後の１／４サイク
ルで記憶装置２４からの議出し或いは記憶装置２４への
書込みを制御する。一方、この読出し或いは書込み動作
中は、クロック発生器２６からライン３０を介してプロ
セッサ１０に入力するプロセッサ・クロツク信号の周期
は長くなり、記憶装置（ＲＡＭ）２４のサイクルに等し
くなる。ところで、リフレツシュ（ＲＥＦＲＥＳＨ）・
モードでは、上記の命令コード「１１」が記憶装置制御
回路２２の入力されてリフレツシユ・サイクルが始まる
。
」の命令を受け取ると、プロセッサ１０からのシステム
同期クロックに同期して、各命令の最後の１／４サイク
ルで記憶装置２４からの議出し或いは記憶装置２４への
書込みを制御する。一方、この読出し或いは書込み動作
中は、クロック発生器２６からライン３０を介してプロ
セッサ１０に入力するプロセッサ・クロツク信号の周期
は長くなり、記憶装置（ＲＡＭ）２４のサイクルに等し
くなる。ところで、リフレツシュ（ＲＥＦＲＥＳＨ）・
モードでは、上記の命令コード「１１」が記憶装置制御
回路２２の入力されてリフレツシユ・サイクルが始まる
。
しかし、このモードでは、プロセッサ１０と記憶装置（
ＲＡＭ）２４とは独立して動作するので、上述した講出
し及び書込みの場合と異なり、プロセッサの動作速度（
即ち、プロセッサ・クロック信号）を遅らせる必要はな
い。したがって、プロセッサ１０が、記憶装置２４とは
無関係に高速度で動作するように、記憶装置制御回路２
２はライン２８を介してクロツク発生回路２６に制御信
号を供ｖ給すると、クロツク発生回路２６は高速のクロ
ツク信号をプロセッサ１０に入力する。一方、クロック
発生回路２６は、ライン３４を介して、リフレツシュ・
サイクルに相当するクロック信号を記憶装置制御回路２
２に入力する。上述した如く、本発明によれば、プロセ
ッサの出力信号に応じたＲＯＭ１４からの第１制御信号
は、制御回路に直接供給される。この第１制御信号はダ
イナミックＲＡＭ２４の動作モード（書込み／講出しモ
ード、リフレツシュ・モード）を表わし、制御回路はこ
のダイナミックＲＡＭの動作を制御すると共に、クロツ
ク発生器がプロセッサに供Ｖ給するクロツク周波数も制
御する。よって、制御回路がダイナミックＲＡＭの動作
及びプロセッサ用のクロック周波数の両方を制御するの
で、プロセッサ用のクロック周波数の切替えがダイナミ
ックＲＡＭの動作モードに応じて確実に行なえるという
効果がある。以上説明したように、本発明に係る処理装
置によれば、処理能力比を下げることなく且つ安価に、
プロセッサと記憶装置を効率良く制御することができる
。
ＲＡＭ）２４とは独立して動作するので、上述した講出
し及び書込みの場合と異なり、プロセッサの動作速度（
即ち、プロセッサ・クロック信号）を遅らせる必要はな
い。したがって、プロセッサ１０が、記憶装置２４とは
無関係に高速度で動作するように、記憶装置制御回路２
２はライン２８を介してクロツク発生回路２６に制御信
号を供ｖ給すると、クロツク発生回路２６は高速のクロ
ツク信号をプロセッサ１０に入力する。一方、クロック
発生回路２６は、ライン３４を介して、リフレツシュ・
サイクルに相当するクロック信号を記憶装置制御回路２
２に入力する。上述した如く、本発明によれば、プロセ
ッサの出力信号に応じたＲＯＭ１４からの第１制御信号
は、制御回路に直接供給される。この第１制御信号はダ
イナミックＲＡＭ２４の動作モード（書込み／講出しモ
ード、リフレツシュ・モード）を表わし、制御回路はこ
のダイナミックＲＡＭの動作を制御すると共に、クロツ
ク発生器がプロセッサに供Ｖ給するクロツク周波数も制
御する。よって、制御回路がダイナミックＲＡＭの動作
及びプロセッサ用のクロック周波数の両方を制御するの
で、プロセッサ用のクロック周波数の切替えがダイナミ
ックＲＡＭの動作モードに応じて確実に行なえるという
効果がある。以上説明したように、本発明に係る処理装
置によれば、処理能力比を下げることなく且つ安価に、
プロセッサと記憶装置を効率良く制御することができる
。
添付の図面は本発明の一実施例を示すブロック図である
。 １０・・・・・・プロセッサ（第１手段）、１４・・・
・・・プログラム記憶装置（ＲＯＭ）、２２・・・・・
・記憶装置制御回路、２４・・・・・・記憶装直（ＲＡ
Ｍ、第２手段）、２６・・・・・・クロック発生器。
。 １０・・・・・・プロセッサ（第１手段）、１４・・・
・・・プログラム記憶装置（ＲＯＭ）、２２・・・・・
・記憶装置制御回路、２４・・・・・・記憶装直（ＲＡ
Ｍ、第２手段）、２６・・・・・・クロック発生器。
Claims (1)
- １ プロセツサと、ダイナミツク・ランダム・アクセス
・メモリと、該ダイナミツク・ランダム・アクセス・メ
モリを制御する制御回路と、上記プロセツサからの出力
信号に応じて上記プロセツサにインストラクシヨン信号
を供給すると共に、上記制御回路に第１制御信号を供給
するリード・オン・メモリーと、上記制御回路に低速ク
ロツク信号を供給すると共に、上記制御回路からの第２
制御信号に応じて上記プロセツサに上記低速クロツク信
号又は高速クロツク信号を供給するクロツク発生器とを
具え、上記第１制御信号が上記ダイナミツク・ランダム
・アクセス・メモリの読出しモード又は書込みモードを
表し、上記プロセツサと上記ダイナミツク・ランダム・
アクセス・メモリがデータを交換するとき、上記クロツ
ク発生器は上記第２制御信号に応じて上記プロセツサに
上記低速クロツク信号を供給し、上記第１制御信号が上
記ダイナミツク・ランダム・アクセス・メモリのレフレ
ツシユ・モードを表わすとき、上記クロツク発生器は、
上記第２制御信号に応じて上記プロセツサに上記高速ク
ロツク信号を供給することを特徴とする処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54160436A JPS6027409B2 (ja) | 1979-12-12 | 1979-12-12 | 処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54160436A JPS6027409B2 (ja) | 1979-12-12 | 1979-12-12 | 処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5682924A JPS5682924A (en) | 1981-07-07 |
| JPS6027409B2 true JPS6027409B2 (ja) | 1985-06-28 |
Family
ID=15714885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54160436A Expired JPS6027409B2 (ja) | 1979-12-12 | 1979-12-12 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027409B2 (ja) |
-
1979
- 1979-12-12 JP JP54160436A patent/JPS6027409B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5682924A (en) | 1981-07-07 |
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