JPS60254374A - 単純倍率デ−タ生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明は単純倍率データ生成装置に係り、特に元データ
を一旦単純倍率データに変換した後にメモリに書き込む
のではなく元データから直接単純倍率データをメモリに
書き込むようにした単純倍率データ生成装置に関する。

（０）技術の背景 イメージデータを処理する場合に、入力イメージデータ
をそのまま使用するのではなく、その入力イメージデー
タを単純拡大又は縮小することが必要になる場合がある
。

そのようなデータの変換を行なう装置においても、その
データ処理過程を何段階も踏むことなしにその結果デー
タを発生し得て回路構成の簡易化も享受し得ることが望
まれるところである。

しかしながら、従来のこの種装置はそのデータ処理過程
を多（していることからそれに要するハードウェアも多
くならざるを得ないものとなっているので、これを解決
し得る技術手段の開発が要望されている。

（ハ）従来技術と問題点 従来この種装置は第１図に示すように、パラレルインタ
ーフェースからのパラレルデータを一旦パラレルデーク
レジスタａにセントし、そのデータをシフトレジスタｂ
にてシリアルデータ化してシフトレジスタＣに送り込み
つつ出力し、その出力シリアルデータを、シフトレジス
タＣと予め決められたシフト態様に設定されているシフ
トレジスタｄにシフトインさせることにより、シフトレ
ジスタｄに拡大又は縮小されたデータ（以下、倍率デー
タと呼ぶ。）を生成するようになっている。

そして、その倍率データはパラレルデータレジスタｅに
セントされた後メモリｆに書き込まれる。

このように、メモリｆに倍率データを格納するのに先立
って、倍率データを生成せしめるための工程が終了した
後になって初めて倍率データのメモリｒへの書込みを行
ない得ることになるから、倍率データの生成のためのハ
ードウェアをメモリとは別個に設けなければならない。

仁）発明の目的 本発明は上述したような従来装置の欠点に鑑みて為され
たもので、その目的はビットシリアルに生成されて来る
倍率データを生成される側からメモリに書き込み、必要
とされるハードウェアの削減を図り、コストダウンの期
待も満たし得る単純倍率データ生成装置を提供すること
にある。

（ホ）発明の構成 そして、この目的達成のため、本発明装置はビットアク
セス可能なメモリと、元データから単純倍率データビッ
ト列を発生して前記メモリに供給する単純倍率デークビ
ソト列発生手段と、該単純倍率データビット列発生手段
の動作とタイミングを合わせて供給される単純倍率デー
タビット列を前記メモリに書き込む書込み手段を備えて
構成したものである。

（へ）発明の実施例 以下、添付図面を参照しながら本発明の詳細な説明する
。

第２図は本発明の一実施例を示す。この図において、■
はパラレルインターフェース２に接続されたパラレルデ
ータレジスタで、３はパラレルデータレジスタ１のパラ
レルデータを受け取ってそのパラレルデータをシリアル
データ化してシフトレジスタ４に供給するシフトレジス
タである。５はカウンタで、このカウンタ５には制御回
路６によって拡大又は縮小されるつまり倍率化される元
データ（パラレルデータレジスタ１、シフトレジスタ３
を介してシフトレジスタ４にセントされるデータ）のシ
フト回数（シフトされるピント数を指定する値）がセッ
トされる。

７ばシフトレジスタのＭＳＢ出力に接続されたピントア
クセス可能なメモリである。このメモリはカウンタ８の
値によって書込み制御を生ぜしめられる書込み制御部９
を有する。カウンタ８にはシフトレジスタ４からシフト
アウトされるビット数に対して何ビットをメモリ７に書
き込むかを指定する値（書込み回数）が制御回路６によ
ってセットされる。制御回路６はカウンタ５，８の値が
共に零になったことに応答してカウンタ５，８に上述の
各値を再セントするように構成されている。

次に、上述構成の本発明装置の動作を説明する。

説明の都合上、元データを２分の１に単純縮小する場合
を説明した後に、元データを３倍に単純拡大する場合を
説明する。

パラレルインターフェース２、パラレルデータレジスタ
１１シフトレジスタ３を介してシフトレジスタ４にシフ
トインされた元データは第３図に示されるようなもので
あるとする。又、上述の如く元データの単純縮小率が１
／２であることがら、□カウンタ５に“２″が、又カウ
ンタ８に“１″が制御回路６によってセントされる。

先ず、カウンタ８の値が“ｏ″でないことに応答して書
込み制御部９からメモリ７に書込み信号が送られてシフ
トレジスタ４のＭＳＢである”　１　”がメモリ７に書
き込まれる（第３図の（３−１）参照）。そして、カウ
ンタ５，８の値がダウンカウントされると同時に、シフ
トレジスタ４が１ビツトだけ右ヘシフトされる（第３図
の（３−２）参照）。又、メモリ７の書込みアドレスが
次のビットアドレスに更新される。カウンタ８が“Ｏ”
となっていることからそのダウンカウントも行なわれず
、又書込み制御部９から書込み信号が発生されない。従
って、シフトレジスタ４のＭＳＢである１”はメモリ７
に書き込まれない。続いて、カウンタ５のダウンカウン
ト動作が生ぜしめられると同時にシフトレジスタ４のシ
フト動作が生ぜしめられる。この場合には、シフトレジ
スタ４のＭＳＢである“１”は直ちにメモリ７に書き込
まれない（第３図の（３−３）参照）。

こうして１つの縮小単位の動作が終了し、それ以降の各
縮小単位の動作が繰り返されることになる。その最初の
動作が第３図の（３−４）に示されており、その開始動
作はカウンタ５，８の値を新たな“２゛、“ｌ”に再セ
ントすることがら始まり、カウンタ８の値≠０でないこ
とに応答する書込み制御部９から発生された書込み信号
によりシフトレジスタ４のＭＳＢである１”がメモリ７
に書き込まれる。

このようにして一連の動作が終了したときには元データ
を２分のＩに単純縮小したデータがメモリ７に置かれて
いる。このようなデータの生成は上述のところから明ら
かなように、生成されるデータはその生成が為される側
からメモリ７に格納されて生ゼしめられるものであるか
ら、生成工程要部の圧縮化を実現でき、そのハードウェ
アの削減となる。

そして、このような縮小はその縮小率を定める゛カウン
タ５，８にセントされる値を変えることにより、任意の
縮小率で行なうことができる。

又、上述のカウンタ５．８にセントされる値をカウンタ
８には大きく、カウンタ５には小さくするようにしてセ
ットすることにより、元データを拡大したデータをメモ
リ７に生成せしめることができる。その１例として、元
データを３倍に単純拡大する例を第４図に示している。

縮小の場合の各ステ・７プの動作から容易に理解され得
るから、この単純拡大例の詳細な説明は省略する。

第５図は本発明の他の実施例を示す。この実施例は２次
元データの単純拡大縮小を行なうためのものである。こ
の実施例と第２図実施例との主たる差違は２次元のＸ方
向のための構成要素としては第２図実施例と同一構成を
とり、そのＹ方向のための構成要素としてカウンタ１０
，１１．１２を設け、カウンタ１１．１２の値によって
Ｙ方向の書込み制御がなされるように書込み制御部９゛
を構成し、その書込み制御部９゛によって拡大処理のた
めの１ラインバツフア１３を制御するようにしたことに
ある。従って、同一構成要素には同一の参照番号を付し
てその説明を省略する。この場合にも、カウンタ１０，
１１．１２は制御回路６゛によってその初期設定を生ぜ
しめられ、カウンタｌＬ１２の初期値への設定はカウン
タ１１゜１２の“０”の値に応答して為される。

この実施例の動作を簡潔に説明する。カウンタ１０には
元データの横方向のデータ数（１ライン分のデータ数）
がセットされる。その１ライン分のデータ処理が終わっ
たときカウンタ１０から出力があってカウンタ１１，１
２は１だ６ノダウンカウントされる。カウンタＩＩ、１
２には、Ｙ方向の縮小又は拡大を為すための値が制御回
路６゛によってセットされている。

上述１ライン分の処理が終了するときには、Ｘ方向のた
めの構成要素において第２図と同様の処理が為され、デ
ータ拡大の場合にのみカウンタ１１．１２の値に応答す
る書込み制御部９゛が１ラインバツフア１３に働き掛け
てメモリ７”に書き込まれる１ライン分のデータを一時
格納する。

カウンタＩＩ、１２の値が縮小に設定されているならば
Ｃその設定の仕方はＸ方向縮小（つまり第２図実施例に
おける縮小）時のＸ方向のためのカウンタ５，８への設
定の仕方と同じである。〕、カウンタ１１，１２の値に
応答する書込み制御部９゛は間引かれるラインについて
は、そのＸ方向のための構成要素からの出力に対しては
書込み信号をメモリ７″へ送らない。かくして、単純縮
小された２次元データがメモリ７′に生成されることに
なる。

又、カウンタ１１，１２の値が拡大に設定されたならば
〔その設定の仕方はＸ方向拡大（つまり第２図実施例に
おける拡大）時のＸ方向のためのカウンタ５，８への設
定の仕方と同じである。〕、カウンタ１１．１２の値に
応答する書込み制御部９゛はＸ方向のための構成要素で
生成されメモリ７′に格納された拡大ラインデータを保
持している１ラインハンフア１３からそのデータを拡大
に要するライン数だけの回数読み出してその各々を最初
にメモリ７°に格納されたラインに続いて順次に格納す
る。かくして、単純拡大された２次元データがメモリ７
゛に生成されることになる。

この２次元データを発生する装置における効果も２次元
データを取り扱っている点を除いて同じである。

なお、上記実施例におけるメモリにニブルモード、ペー
ジモード等の機能を有するメモリを使用することにより
、高速な書込みが可能になる。

（ト）発明の効果 以上述べたように、発明によれば、 ■倍率データ生成工程要部の圧縮化機能を提供し、 ■これによりハードウェアの削減を図り得る、等の効果
が得られる。

【図面の簡単な説明】

第１図は従来装置の一例を示す図、第２図は本発明の１
つの実施例を示す図、第３図は第２図実施例における縮
小の例を示す図、第４図は第２図実施例における拡大の
例を示す図、第５図は本発明の他の実施例を示す図であ
る。 図中、１はパラレルデータレジスタ、３，４はシフトレ
ジスタ、５，８，１０，１１．１２はカウンタ、６，６
゛　は制御回路、７，７“はメモリ、９．９゛は書込み
制御部、１３は１ラインハソフアである。 第１図 第２図 第３図 第４図 □−し−Ｐ晶１＝ニー：

Claims (3)

【特許請求の範囲】
1. （１）　ビットアクセス可能なメモリと、元データから
   単純倍率データビット列を発生して前記メモリに供給す
   る単純倍率データビット列発生手段と、該単純倍率デー
   タビット列発生手段の動作とタイミングを合わせてそこ
   からの単純倍率データピント列を前記メモリに書き込む
   書込み手段とを備えて構成したことを特徴とする単純倍
   率データ生成装置。
2. （２）前記単純倍率データビット列発生手段は１次元の
   元データから１次元の単純倍率データビット列を発生す
   るように構成され、前記書込み手段は供給される１次元
   の単純倍率データビット列を前記メモリに書き込むよう
   に構成されたことを特徴とする特許請求の範囲第１項記
   載の単純倍率データ生成装置。
3. （３）前記単純倍率データピント列発生手段は２次元の
   元データから２次元のための単純倍率データビット列を
   発生するように構成され、前記書込み手段は供給される
   ２次元のための単純倍率データビット列を前記メモリに
   書き込むように構成されたことを特徴とする特許請求の
   範囲第１項記載の単純倍率データ生成装置。