JPS60252279A - 回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は論理回路が正常に動作するか否かを試験する
回路試験装置に関し、特に被試験回路を各種のパターン
信号によって試験することができるように構成すると共
に被試験回路の条件に応じてパターン信号の発生条件を
切換る機能を持つ回路試験装置を提供しようとするもの
である。

「従来技術」 従来より論理回路等の各部の波形を取込んでその波形を
表示し、表示された波形から回路が正しく動作している
か否かを判断するロジックアナライザと呼ばれる回路試
験装置がある。この回路試験装置は被試験回路が正しく
動作しているか否かの判定を利用者が表示された複数の
論理波形のタイミングを見て判断するものであるから、
良否を判断するには被試験回路の動作をよく知らなけれ
ばならない。従ってだれにでも簡単に試験を行なうこと
ができるものでは々〈使用方法がむずかしいものとされ
ている。

このため最近の傾向として簡単なパターン発生器を設け
、パターン発生器からパターン信号を被試験回路に与え
、その応答出力と期待値とを比較し、一致不一致を見て
被試験回路の良否を判定する構造としたロジックアナラ
イザが製品化され始めている。

「発明が解決しようとしている問題点」パターン信号は
被試験回路の機能に応じて適切なパターン信号を選定す
る必要がある。例えば計数動作を行なう論理回路と、論
理演算を行なう論理回路では試験パターンの流れが全く
異なるものとなる。つ才り例えは一つのプリント基板に
計数動作を行なう部分と、論理演算を行々う部分が存在
し、この双方の回路を試験する場合、プリント基板側に
おいて成る条件、例えば割数値が成る値に達［７たとき
成る論理演算回路が動作し、その論理ｉ’７ｉｔｆ４結
果により計数器が再び動作を始めるような動作を繰返す
場合、パターン発生器は計数器が動作している状態と論
理演算回路が動作している状態でパターンの発生条件を
異存らせなければならない。寸た一つの機能を持つ回路
を試験している途中において成る種の不良が検出された
ときパターンの発生条件を異ならせる場合もある。

このような樹氷から従来より被試験回路状態が成る条件
に達（−だとき、その条件を満す信号を取り出しその信
号を割込信号として利用することによってパターン発生
条件を変更するような方法が考えられている。

この割込方式を採るときは被試験回路の条件が成る条件
を満したときパターン発生器の状態がプログラムを実行
している途中であっても強制的にパターン発生条件を切
換てし才う不都合が生じる。

つ丑りパターン発生器のプログラムが全て実行されるこ
とにより被試験回路の機能が全て試験されるものである
が、プログラムの途中で他の試験に移ってし捷つと被試
験回路を全て試験しない状態で他の試験に移ってしまう
ことになる。よって被試験回路の全ての状態を試験でき
々いことと々る。

「問題点を解決するための手段」 この発明ではパターン発生器の条件と被試験回路の条件
が一致したときパターン発生条件を変更するように構成
したものである。

このためパターン発生器の条件と、被試験回路の条件が
一致し／こことを検出する手段と、この検出手段でパタ
ーン発生器の条件と被試験回路の条件が一致したことを
検出したときパターン発生条件を変更させる手段を設け
たものである。

従ってこの発明によれば例えば成るパターン発生条件を
付したプログラムを完全に終了した状態と破滅１１牧回
路の状態が一致したときだけパターン発生条件を変更す
るものであるから、被試験回路の各部の試験を全て完全
に試験することができる。

「実施例」 第１図にパターン発生器を具備した回路試験装置の全体
の構成を示す。図中１はデータ取込装置、２（はパター
ン発生器、３はマイクロコンピュータをそれぞれ示す。

これらデータ取込装置１とパターン発生器２はパスライ
ン４によってマイクロコンピュータ３に接続され、マイ
クロコンピュータ３の制御によりデータ取込装置１とパ
ターン発生器２が動作する。

パターン発生器２はパターンメモリ２Ａト、遅延メモリ
２Ｂと、幅メモリ２Ｃと、パターンメモリ２Ａの読出ア
ドレス信号を発生するマイクロコードシーケンザ２Ｄと
、遅延メモリ２Ｂ及び幅メモリ２Ｃにアドレス信Ｍを力
えるアドレスカウンタ２Ｅ、２Ｆト、パターンメモリ２
Ａから出力されるパターンデータＰＡと、遅延メモリ２
Ｂから出力される遅延データＴＩ）と、幅メモリ２Ｃか
ら出力される］幅テ゛−タＴＷがりえられてＲＺ波形成
はＮＲＺ波形のパターン信号を発生ずる信号発生器２Ｇ
と、この信号発生器２Ｇから出方される例えば６４チャ
ンネル分のパターン信号を増幅するドライバ群２Ｈとに
よって構成される。

パターンメモリ２Ａ　、遅延メモリ２Ｂ　、幅メモリ２
ｃにｄ：マイクロコンピュータ３からパターンデータ。

遅延データ、幅データが転送されて収納される。

これらパターンデータ、遅延データ、幅データは試験開
始時に入力手段１１がら入力されて設定される他に、以
前設定したことがあるデータ幻例えばフロッピーディス
ク装置のような記憶器１２に取込んでおき、この記憶器
１２がらマイクロコンピュータ３に取出すように構成す
ることができる。尚パターンメモリ２ＡＫはパターンデ
ータの他にパターン発生条件を規定するプログラムのイ
ンストラクションをコード化したマイクロコードを転送
し記憶する。

パターンメモリ２Ａに収納されたパターンデータの出力
順序ｉ７ｉ：パターンメモリ２Ａから読出されるマイク
ロコートをマイクロコードシーケンサ２Ｄによって解読
し、マイクロコードシーケンサ２Ｄによってアトし／ス
制御され読出される。パターン発生器２のパターン発生
周期は第２図Ａに示すＰＧクロックの周期Ｔａで決定さ
れる。パターンメモＩＪ　２Ａから読出されるパターン
データの一例を第２図Ｂに示す。遅延メモＩＪ　２Ｂ及
び幅メモリ２Ｃはアドレスカウンタ２Ｅ　、　２Ｆによ
ってアクセスされる。アドレスカウンタ２Ｅ　、　２Ｆ
Ｕ：第２図Ｃに示すＴＧクロックを計数シ、ＴＧクロッ
クの周期ＴｂでＰＧクロックの１周期Ｔａを分割し、遅
延メモＩＪ　２Ｂに記憶した遅延時間τ。を持つ遅延デ
ータＴＤ（第２図Ｄ）と、幅メモリ２Ｃに配憶した幅情
報τいを持つ幅データＴＷ（第２図Ｅ）を読出す。

パターンメモリ２人と、遅延メモリ２Ｂと、幅メモリ２
Ｃから読出されたパターンデータＰＡと遅延データＴＤ
と、幅データＴＷが信号発生器２Ｇに与えられ、この信
号発生器２Ｇにおいて基準タイミングから遅延データＴ
Ｄに」：つて与えられる遅延時間τ。と、パルス幅τヤ
を昇つＲＺ倍信号はＮＲＺ信号が作られドライバ群２Ｈ
Ｋ力えられ、る。

尚２■は被試験回路５の特定した信号を取込む入カブロ
ーブを示す。この人カブローブ２■を介して取込んだ信
号をパターン制御器２Ｂ　ＶＣ、、、”ｊえ、後述する
ように外部制御信号として利用する。丑た６はパターン
発生器２から出力されるパターン信器を被試験回路５の
各部にりえるプローブを示す。プローブは例えば６４チ
ヤンネルの容量を持っているものとする。

データ取込装置１０入力側には例えば４個のグローブ７
Ａ　、　７Ｂ　、　７Ｃ、７Ｄを有し、各プローブ７Ａ
〜７Ｖ１から１６本の接続線８が導出され、全部で６４
チヤンネルの信号を取込むことができる構造と寿ってい
る。グローブ７Ａ〜７Ｄで取込んだ被試験信号は波形整
形回路ＩＡにおいてロジックアナライザのクロックに同
期してＨ論理かＬ論理かを判定し正規化しながら高速メ
モＩＪＩＢに取込む。高速メモＩＪＩＢはメモリ書込制
御回路１Ｃによって制御されて入力される被試験信号を
順次記憶する。ＩＤはワード検出器を示す。このワード
検出器ＩＤは入力される被試験信号の取込開始ワード及
び終了ワードを記憶しており、記憶したワードが入力さ
れ／ヒことを検出して書込開始と書込終了のトリガ信号
をメモリ書込制御回路］、ＣＫ　、−ｔ＝える。

マイクロコンピュータ３は中央処理装置３Ａと読出専用
メモリ（以下ＲＯＭと称す）　３Ｂと、書込読出可能な
メモリ（以下ＲＡＭと称す）　３Ｃとによって構成され
る。ＲＯＭ　３Ｂにはデータ取込装置１とパターン発生
器２及び後に説明する表示器９等を所定の順序で動作さ
せるだめのプログラムが収納される。

ＲＡ、Ｍ　３Ｃには入力手段１１から入力したノくター
ン発生用のパターンデ・−タ（パターン信号の極性、基
準タイミングからの遅延時間１幅情報）及びマイクロコ
ードが収納され、このパターンデータとマイクロコード
及び遅延データ、幅データをノくターン発生器２のパタ
ーンメモｌ　２Ａ　、遅延メモリ２Ｂ　、幅メモリ２Ｃ
に転送し記憶させる。またノぐターンデータとマイクロ
コード及び遅延データ、幅データは通信インターフェー
ス１３を介して外部からＲＡＭ３Ｃ又は７０ソピーデイ
スクのよう々記憶装置１２に取込むことができる。

一方９（は表示装置を示す。この表示装置９はビデオメ
モＩＪ　９Ａと、このビデオメモＩＪ　９Ａに書込を行
々う制御器９Ｂと陰極線管９Ｃとによって構成され、ビ
デオメモＩＪ　９Ａに記憶したデータが繰返し読出され
て陰極線管９Ｃに表示される。

この発明においてにマイクロコードシーケンサ２Ｄにお
いてパターン発生器２の条件と破滅１！＃回路５の条件
が一致したか否かを検出する検出手段と、その検出手段
において一致を検出したときパターン発生の条件を変更
する手段を設けるものである。

第３図にこの発明の要部の構造を示す。第３図において
２Ｄは先に説明したのと同じマイクロコードシーケンサ
を示す。］４はマイクロコードメモリを示す。第３図の
例ではマイクロコードメモリ１４をパターンメモリ２Ａ
から分離して示している。マイクロコードメモリ１４と
パターンメモリ２Ａはプログラムカウンタ１５から出力
されるアドレス信号によって読出される。マイクロコー
ドメモリ１４からは次に実行すべき命令とプログラムの
ジャンプ先アドレスが読出される。

マイクロコードメモリ１４から読出された命令はこの発
明によって設けられる検出手段を構成するマイクロコー
ドデコーダ１６に取込寸れ解読される。

マイクロコードデコーダ１６には外部制御信号を受ける
入力端子１６Ａを有し、この入力端子１６Ａに入力グロ
ーブ２■を通じて被試験回路５の状態を表わす々）部Ｈ
ｉ制御信号を力える。外部制御信号としては１夕１１え
ばＩＦ　、　ＩＮＴＥＲＲＵＰＴ　、　ＰＡＵＳＥと名
付けた３種類の信号とする。

マイクロコードメモリ１４から読出された命令はマルチ
プレクサ１７の一つの入力端子］、７Ａに与えられる。

マルチプレクサ１７の他の入力端子１７Ｂにはインター
ラブドレジスタ１８から割込時にジャンプすべきアドレ
ス信号が与える。マルチプレクサ１７の更に他の入力端
子］、７Ｃにはスタックファイル１９からのアドレス信
号がんえられ、命令に応じてこれら入力端子１．７Ａ　
、　１．７Ｂ　、　１７Ｃの何れか一つを選択してプロ
グラムカウンタ］５にワードする。２１はスタックポイ
ンタを示す。

動作 マイクロコードメモリ１４から読出される命令はＩＮＣ
，ＪＵＭＰ、ＣＡＬＬ、ＲＥＴ団偶等がある。通常はＩ
ＮＣ命令が主でありＩＮＣ命令によりプログラムカウン
タ１５の計数値が」１ずつ増加されてパターンメモリ２
Ａどマイク１ココ−トメモリ】４のアドレスがｌ−１ｆ
つ歩進し、パターンメモリ２Ａからパターンデータが読
出され、このパターンデータが信器発生器２Ｇに与えら
れてパターン信号を発生させる。

ここでＪ　Ｔ、ＪＭ　Ｐ命令のときはマイクロコードメ
モリ１４から一緒に古売出されたジャンプ先アドレスを
マルチブレクザ］７を７山してプログラムカウンタ１５
にロードし、次の動作としてジャンプしたアドレス領域
の命令を実行し、このアドレス領域で決まるパターン信
号を発生させる。

ＣＡ　Ｌ　Ｌ命令のときはマイクロコードメモリ１４の
ジャンプ先アドレス忙プログラムカウンタ１５にロード
すると共にＣＡ　Ｌ　Ｌ命令の次のプロクラムアドレス
をスタックファイル１９に保存しておく。

ＲＪ（′″ＪＴＵＲＮＪＴＵＲＮ命令ＬＬ命令を実行し
たときにスタックファイル１９に保存したアドレスをプ
「１グラムカウンタ１５にロードし、そのロードされた
アドレスからパターン発生が実行される。

外部制御入力端子１６ＡにＩＮＴＥＲＲＵＰＴが入力さ
れると入力され／こときの命令を実行したあとにそのと
きのプ「］グラムカウンタ１５の値をスタックファイル
１９に保存し、これに代ってインターラブドレジスタ１
８の内容をプログラムカウンタ１５にロードし、そのロ
ードされたアドレスから始まるアドレス領域を実行１〜
、そのアドレス領域に書込んだ命令に」：って決まるパ
ターン信号を出力する。

外部制御入力端子］、６ＡにＰＡＵＳ　Ｅが人力される
と、そのＰＡＵＳ　Ｅが入力されている間マイクロコー
ドデーダンザ２１）はプログラムの実行を停止する。

この発明ではマイクロコードメモ１月４から読出される
命令に必要に応じてＩＦ文を付加し、そのＩＦ文を付加
した命令が読出されたとき、外部制御入力端子］、６Ａ
にＩＴｉ’が入力されるとＩＦを伺加した命令を実行す
るようにしたものである。

例えばＩＦ　ＣＡ、ＬＬ　５ＵＢＩが読出されたとき外
部制御端子１６ＡにＩＦが入力されるとマイクロコード
デコーダ１６ばＣＡＬＬ　５ＵＢＩを実行するように動
作する。この様子を第４図にフローチャー１・で示す。

第４図に示す例では試験が開始されるとＴ、０ＯＰＩが
実行されて成る試験に適したパターン信号が出力される
。この試験が終了しｒ、ｏｏｐｉで決まるパターン信刊
が全て被試験回路５に力えられたときＩＦＣＡＬＬ　Ｓ
ＵＢ　１が読出される。このとき被試験回路５がこれま
で力えられたパターン信号に正しく応動し、所定の状態
になっていればＩＦが被試験回路５から出力される。外
部制御入力端子１６Ａに１Ｆが与えられることによりマ
イクロコードデコーダ］６はＩＦ　ＣＡＬＬ　ＳＵＢ　
１を実行し、５ＵＢ１〜ＲＥＴ’［ＪＲＮのパターン発
生を実行し、他の試験パターンを出力する。ＳＵＢ　１
〜Ｒ，ＥＴＵＲＮのパターン発生が実行されるとＬＯＯ
Ｐ　２が実行きれ、ジャンプ命令によりＬＯＯＰ　１の
先頭に戻る。この動作を繰返し実行し、被試験回路５を
試５験する。ＩＦ　ＣＡＬＬ　ＳＵＢＩが読出されたと
きＩＰが入力されないときはＬ　ＯＯＰ２をｆｃｄ？け
て実行する。

［効　果−１ 以上説明したようにこの発明によればパターン発生器２
の条件と被試験回路５の条件とが一致したときたけ他の
試験パターンを出力することができるから、例えば一つ
の試験が完全に終了したとき被試験回路５の状態が予め
決めた条件に達していれに、他の試１験を実行させるこ
とができる。Ｊ：つて綱状、験回路５を余すことなく全
ての状態を完全に試験することができる。

「変形実施例−４ 上述ではＩＩいＣＡ　Ｉ、Ｌ　ＳＵＢ　１をＬＯＯＰＩ
とＬＯＯＰ２の間に挿入し／こ場合を説明したが、マイ
クロコードメモリ１４を一行実行する毎にＩＰの有無を
判定するようにしてもよい。このようにした場合には被
試験回路５の動作を予めよくケ［１らなくても被試験回
路の状態が所定の条件に達したとき、必ず他のパターン
信号に変更することができる。

又、上述ではバター発生プログラムの変更例としてＩＦ
　ＣＡＬＬ　ＳＵＢ　］を実行した例を説、明したが、
他の例として例えばＴＦ”　ＪＵ八へＰ　２００により
プログラムの流れを変えることもできる。

【図面の簡単な説明】

第１図はこの発明による回路状１験装置の全体の構成を
説明するだめのブロック図、第２図は第１１ヌ１の動作
を説明するだめの波形１ＶＩＸ第３［ン１（ｄ：この発
明の詳細な説明するだめのブロック図、第４図はこの発
明の要部の動作をｑ（２明するだめのフローチャー１・
である。 １：データ取込装置、２：パターン発生器、２Ａ：パタ
ーンメモリ、２１３：遅延メモリ、２ｃ：幅メモリ、２
Ｉ〕：マイク［Ｊコード／−ケンザ、２Ｅ。 ２Ｆニアトレスカウンタ、２Ｇ＝信−号発／上器、２丁
丁：ドライバ群、３：マイクロコンピュータ、４：バス
ライン、５：林状１験回路、６：出カブ「コープ、７Ａ
〜７Ｄ：入カブローブ、８：接続、線、９：表示器、１
１：人力手段、］２：記憶器、１３：通信　□インター
フェース、１４＝マイクロコートメモリ、１５ニブログ
ラムカウンタ、１６：パターン発４１＝器と被試験回路
の条件一致を検出する手段を構成するマイクｒ］コード
デコーダ、１７：一致を検出したとき他のパターン発生
条件に切換る手段を構成するマルチプレクサ、１８：イ
ンターラプトレジスタ、１９ニスタツクフアイル、２１
ニスタツクポインタ。 特許出願人　タケダ理研工業株式会社 代理人　草野　卓 特許庁長官　殿 １事件の表示　特願昭５９−１．０８９２０２発明の名
称　回路試験装置 ３補正をする者 事件との関係　特許出願人 タケダ理研工業株式会社 ５補正の１４象　明細書中発明の詳細な説明の欄及び図
面６補ＩＦの内容 （１）明細書８頁６行［パターン制御器２Ｂｊを「マー
ｆクロコードシーケンサ２ＤＪと訂正する。 （２）同書９頁３行「開始ワード及び終了ワード」を「
終了ワード」と訂正する。 （３）同書９頁５行「開始と膚込終了」を「終了」と訂
正する。 （４）　同書１２百１行「ワードする。」を「ロードす
る。」と訂正する。 （５）　図面中鎖１図を添付図のように訂正する。 以　」二

Claims (1)

1. 【特許請求の範囲】 （１，）Ａ、、パターン信号を被試験回路に与え、その
   被試験回路が所定の動作を行なうか否かを試験する［（
   ４）路試験装置において、 Ｂ、試験の途中でパターン信号の流れを変更したい命令
   と被試験回路の状態が一致したか否かを判定する手段と
   、 Ｃ０この判定手段で条件の一致を検出したとき他の試験
   パターン発生状態に変更するパターン変更手段と、 を設けて成る回路試験装置。