JPS60250711A - シユミツト・トリガ−回路 - Google Patents
シユミツト・トリガ−回路Info
- Publication number
- JPS60250711A JPS60250711A JP59107702A JP10770284A JPS60250711A JP S60250711 A JPS60250711 A JP S60250711A JP 59107702 A JP59107702 A JP 59107702A JP 10770284 A JP10770284 A JP 10770284A JP S60250711 A JPS60250711 A JP S60250711A
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- JP
- Japan
- Prior art keywords
- voltage
- input
- comparator
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明１ｌ−ｊ／ユミット・トリガー回路に関するもの
である。
である。
シュミット・トリガー回路に関しては、従来より０ＭＯ
８において第１図に示すよテな抵抗１・２、インバータ
３・４からなる回路が知られている。５は入力端子であ
り６は出力端子である。この回路は次のような欠点を有
している。
８において第１図に示すよテな抵抗１・２、インバータ
３・４からなる回路が知られている。５は入力端子であ
り６は出力端子である。この回路は次のような欠点を有
している。
第２図に第１１閑の回路のヒステリシス特性の電源電圧
依存性を示す。第２図でｖＩＨは入力電圧がローレベル
からハイレベルになるときの出力電圧が反転する入力電
圧、ｙｌＬは同様に入力電圧が、ハイレベルからローレ
ベルになるときの出力電圧が反転する入力雷、田、（ｖ
ｉＨ−ｖｉＬ）はヒステリ７ス電圧差ケ示している。第
１図に〉いて、抵抗１・２の抵抗値を各々Ｒ１・Ｒ２，
インバータ５のロジックレベル？ＶＬＬ、電源電圧１Ｖ
ｎｂとすると、次式が成り立つ。
依存性を示す。第２図でｖＩＨは入力電圧がローレベル
からハイレベルになるときの出力電圧が反転する入力電
圧、ｙｌＬは同様に入力電圧が、ハイレベルからローレ
ベルになるときの出力電圧が反転する入力雷、田、（ｖ
ｉＨ−ｖｉＬ）はヒステリ７ス電圧差ケ示している。第
１図に〉いて、抵抗１・２の抵抗値を各々Ｒ１・Ｒ２，
インバータ５のロジックレベル？ＶＬＬ、電源電圧１Ｖ
ｎｂとすると、次式が成り立つ。
上式より次式がＴ’Ｒｂ立つ。
（ｖＨ＋−Ｖｉｂ ’） ＝ＶＤＤ ＩＲ１／Ｒ２この
ことより第１図回路では原理的にヒステリ７ス電圧差１
ｌ−ｊ電源電圧の増加に伴い増加する。すなわち、電源
電圧を変えるとヒステリジス特性も変化してし１う。
ことより第１図回路では原理的にヒステリ７ス電圧差１
ｌ−ｊ電源電圧の増加に伴い増加する。すなわち、電源
電圧を変えるとヒステリジス特性も変化してし１う。
本発明は、このよう々問題を解決するもので、電源電圧
に入力スレッシュホールド電圧やヒステリシス特性が、
依存しない７ユミツト・トリガー回路を提供することに
ある。
に入力スレッシュホールド電圧やヒステリシス特性が、
依存しない７ユミツト・トリガー回路を提供することに
ある。
本発明の７ユミソトトリガー回路はオフセット’ｌＫ圧
’！ｒもつ２つのコンパレータト、インバータ、Ｒｅフ
リップ・フロップ及び分圧回路により構成される。コン
パレータの出力がＲｅフリップ・フロップの入力に、も
う一方のコンパレータの出力がインバータを介してＲｅ
フリップ・フロップのモラ一方の入力に、又、各々のコ
ンパレータのマイナス入力端子が基準電圧に接続されて
いる。かつ、Ｒｅフリップ・フロップに出力が接続され
る。
’！ｒもつ２つのコンパレータト、インバータ、Ｒｅフ
リップ・フロップ及び分圧回路により構成される。コン
パレータの出力がＲｅフリップ・フロップの入力に、も
う一方のコンパレータの出力がインバータを介してＲｅ
フリップ・フロップのモラ一方の入力に、又、各々のコ
ンパレータのマイナス入力端子が基準電圧に接続されて
いる。かつ、Ｒｅフリップ・フロップに出力が接続され
る。
コンパレータのプラスの端子には、基準電圧を基準に変
動する電圧信号がはいり、もう一方のコンパレータのプ
ラス端子には、前記信号を分圧回路によって分圧された
電圧信号が入力されること全特徴としている。
動する電圧信号がはいり、もう一方のコンパレータのプ
ラス端子には、前記信号を分圧回路によって分圧された
電圧信号が入力されること全特徴としている。
あるいはまた、前記の回路に訃いて、２つのコンパレー
タのグラス端子には、基準電圧を基準に変＠する同一の
電圧信号が入力され、２つのコンバレル夕のオフセット
電圧に差をもたせること全特徴としている。
タのグラス端子には、基準電圧を基準に変＠する同一の
電圧信号が入力され、２つのコンバレル夕のオフセット
電圧に差をもたせること全特徴としている。
以下にフォトダイオードを入力信号源とする／ユミット
・トリガー回路を例にして本発明の実施例を述べる。
・トリガー回路を例にして本発明の実施例を述べる。
筺３図は本発明の第１の実施例であって、７１−ｉ電源
電圧のＩ］Ｎ Ｄであり ８には基準電圧が与えられ、
９に出力端子である。１Ｑｌ−ｊフォトダイオードで光
があたると電流が生じる。１１・１２に抵抗で抵抗値は
各々Ｒ３・Ｒ４であり、フォトダイオードで生じた電流
をコンパレータ入力電圧に変換するためのものである。
電圧のＩ］Ｎ Ｄであり ８には基準電圧が与えられ、
９に出力端子である。１Ｑｌ−ｊフォトダイオードで光
があたると電流が生じる。１１・１２に抵抗で抵抗値は
各々Ｒ３・Ｒ４であり、フォトダイオードで生じた電流
をコンパレータ入力電圧に変換するためのものである。
１３・１４はオフセット電圧（△Ｖｌ）をもった同一特
性のコンパレータである。１５１はインバータ、１６・
１７はナンド回路であり、２つでＲｅフリップ・フロッ
プ全形成している。
性のコンパレータである。１５１はインバータ、１６・
１７はナンド回路であり、２つでＲｅフリップ・フロッ
プ全形成している。
フォトダイオードに生じた電流は、抵抗１１・１２によ
ってコンパレータの入力電圧となるが、この場合入力電
圧は、基準電圧を基準として変動する。本実施例におい
て、コンパレータ１３の出力が反転するときのフォトダ
イオードに流れる電流１１は次のように書くことができ
る。
ってコンパレータの入力電圧となるが、この場合入力電
圧は、基準電圧を基準として変動する。本実施例におい
て、コンパレータ１３の出力が反転するときのフォトダ
イオードに流れる電流１１は次のように書くことができ
る。
Ｉ １ ＝△Ｖ １／（Ｒ３＋Ｒ４）
Ｆ［にコンパレータ１４の出力が反転するときのフォト
ダイオードに流れる電流工２は次のように書くことがで
きる。
ダイオードに流れる電流工２は次のように書くことがで
きる。
工２＝△Ｖ１／Ｒ４
出力端子９がローレベルからハイレベルに変化するのは
コンパレータ１４の出力例ローレベルからハイレベルに
変わるときである。このことより出力端子がローレベル
から）・イレベルに変わるとキノ入カスレツゾユホール
ド電流値は工２である。
コンパレータ１４の出力例ローレベルからハイレベルに
変わるときである。このことより出力端子がローレベル
から）・イレベルに変わるとキノ入カスレツゾユホール
ド電流値は工２である。
出力端子９がハイレベルからローレベルに変化するのは
コンパレータ１６の出力がハイレベルからローレベルに
変わるときである。このことより出力端子がハイレベル
からローレベルに変わるときの入カスレツゾユホールド
電流値は工１である。
コンパレータ１６の出力がハイレベルからローレベルに
変わるときである。このことより出力端子がハイレベル
からローレベルに変わるときの入カスレツゾユホールド
電流値は工１である。
以上のことにより、本実施例が入力スレッシュホールド
電流にヒステリ７スをもつことがいえる。
電流にヒステリ７スをもつことがいえる。
本実施例のスレッシュホールド電流の式には、電源電圧
、基準電圧の項が含１れていないので、スレッシュホー
ルド電流の電源電圧、基準電圧依存性がない。ヒステリ
シス幅は次のように書くことガできる。
、基準電圧の項が含１れていないので、スレッシュホー
ルド電流の電源電圧、基準電圧依存性がない。ヒステリ
シス幅は次のように書くことガできる。
（工２〜１１）＝△Ｖ１・Ｒ３／Ｒ４（Ｒ３＋Ｒ４）上
記式においてヒステリシス幅は、電源電圧項がないので
電源電圧依存性はｈい。又、本実施例をモノリシックＩ
Ｃ七して組み込む場合、２つのコンパレータを同一につ
（ることかでき、オフセット電圧等の特性は同一となる
。スレッシュホールド電流のヒステリシス比については
次のように書ける。
記式においてヒステリシス幅は、電源電圧項がないので
電源電圧依存性はｈい。又、本実施例をモノリシックＩ
Ｃ七して組み込む場合、２つのコンパレータを同一につ
（ることかでき、オフセット電圧等の特性は同一となる
。スレッシュホールド電流のヒステリシス比については
次のように書ける。
工１／工２＝Ｒ４／（Ｒ３＋Ｒ４）
上式はヒステリシス比が抵抗Ｒ３とＲ４による比忙のみ
決デされることを意味する。即ち、モノリシックＩＣ化
する上でのプロセス上での抵抗１］１のバラツキが数十
パーセントあるのに対し、抵抗比は数パーセントである
ことを考えると本実施例のヒステリシス比のプロセス上
のバラツキが数パーセントにおさえることができる。又
、温度等による抵抗値の変動に対しても抵抗比は変わら
ないのでヒステリシス比は非常に安定しているといえる
。
決デされることを意味する。即ち、モノリシックＩＣ化
する上でのプロセス上での抵抗１］１のバラツキが数十
パーセントあるのに対し、抵抗比は数パーセントである
ことを考えると本実施例のヒステリシス比のプロセス上
のバラツキが数パーセントにおさえることができる。又
、温度等による抵抗値の変動に対しても抵抗比は変わら
ないのでヒステリシス比は非常に安定しているといえる
。
第４図は本発明の第２の実施例であり、１８は電源電圧
のＧＮＤ、１９は基準電圧が与えられ、２０は出力端子
である。２１（ｌ−ｔフォトダイオードで光があたると
電流が生じる。２２・２５・２４は抵抗で、抵抗値は各
々Ｒ５・Ｒ６・Ｒ７であり２５のオペ了ンブ出カにフォ
トダイオードに生じる電流に比例した電圧を生じさせる
。２６・２７はオフセット電圧をもつフンパレータであ
り、各々のオフセット電圧を△Ｖ２．△ｖ３としたとき
△Ｖ３＞Δｖ２の関係となるように設定する。
のＧＮＤ、１９は基準電圧が与えられ、２０は出力端子
である。２１（ｌ−ｔフォトダイオードで光があたると
電流が生じる。２２・２５・２４は抵抗で、抵抗値は各
々Ｒ５・Ｒ６・Ｒ７であり２５のオペ了ンブ出カにフォ
トダイオードに生じる電流に比例した電圧を生じさせる
。２６・２７はオフセット電圧をもつフンパレータであ
り、各々のオフセット電圧を△Ｖ２．△ｖ３としたとき
△Ｖ３＞Δｖ２の関係となるように設定する。
２８はインバータであり、２９・３ｏはナンド回路であ
り、２つでＲＳクリップ・フロップを形成している。
り、２つでＲＳクリップ・フロップを形成している。
＝ｆｆ ７ハレー タ２６が反転するときのフォトダイ
オードに流れるスレッシュボールド電流工３は次のよう
に書くことができる。
オードに流れるスレッシュボールド電流工３は次のよう
に書くことができる。
■５＝△Ｖ２ ＊ Ｒ６／Ｒ５ＣＲ６＋Ｒ７）同様にコ
ンパレータ２７が反転するときのスレッシュホールド電
流工４は次式となる。
ンパレータ２７が反転するときのスレッシュホールド電
流工４は次式となる。
工４ ＝ ΔＶ ５ ・Ｒ６／ Ｒ５（Ｒ６＋Ｒ７）第
３図の実施例と同様に出方端子を反転させるのに必要な
フォトダイオードに生じるスレッシュホールド電流にヒ
ステリシスをもたせることガできる。本実施例において
１４．オペアンプを用いて増幅しているため、第１の実
施例に比ベスレツ７ユホールド電流が小さくてすみ、同
一のフォトダイオードを用いたとき光に対して感度の高
い特性を得られる。本実施例にかいて、スレッシュホー
ルド電流の式に第１実施例と同様に１！源市圧の項が含
寸れていないため、宵、源電圧依存性がない。
３図の実施例と同様に出方端子を反転させるのに必要な
フォトダイオードに生じるスレッシュホールド電流にヒ
ステリシスをもたせることガできる。本実施例において
１４．オペアンプを用いて増幅しているため、第１の実
施例に比ベスレツ７ユホールド電流が小さくてすみ、同
一のフォトダイオードを用いたとき光に対して感度の高
い特性を得られる。本実施例にかいて、スレッシュホー
ルド電流の式に第１実施例と同様に１！源市圧の項が含
寸れていないため、宵、源電圧依存性がない。
ヒステリ幅は次のように書くことができる。
（工４−４３ ）＝（△ｖ３−△Ｖ２）−Ｒ６／Ｒ５（
Ｒ６＋Ｒ７）ヒステリジス幅１ｌ−ｊ：電を市圧項がな
いので電源電圧依存性はない。又、ヒステリシス化は次
式となる。
Ｒ６＋Ｒ７）ヒステリジス幅１ｌ−ｊ：電を市圧項がな
いので電源電圧依存性はない。又、ヒステリシス化は次
式となる。
工３ ／ 工４ ＝△Ｖ ２ ／△Ｖ ３本式には各コ
ノパレータのオフセット電圧が含１れているだけである
。即ち、ヒステリシス比も一定であるということがいえ
る。
ノパレータのオフセット電圧が含１れているだけである
。即ち、ヒステリシス比も一定であるということがいえ
る。
第５図に本実施例に用いた定電圧回路を示す。
３１は電源電圧のＧＮＤであり、６２は電源電圧のマイ
ナスの電位が与えられ、３３には定電圧が生じる。この
電圧は、実施例の基準電圧として南いられる。３４も定
電圧出力端子であるが、これはコンパレータ回路の電流
制御のトランジスタのゲート電、圧の制＃を行なってい
る。
ナスの電位が与えられ、３３には定電圧が生じる。この
電圧は、実施例の基準電圧として南いられる。３４も定
電圧出力端子であるが、これはコンパレータ回路の電流
制御のトランジスタのゲート電、圧の制＃を行なってい
る。
第６ジＪにコンパレータの回路図を示す。３５は電源電
圧のＧＮＤであり、３６は電源電圧マイナス端子、３７
は基準電圧入力端子、３８はコンパｖ −タ出力’ｆｍ
子である。３９はコンパレータマイナス入力端子で４０
はコンパレータプラス入力端子である。本回路において
コンパレータのオフセット電圧はＮｃｈ ）ランジスタ
４１のスレッンユホール）’％ｉ圧Ｖ １ ｆ Ｎｃｈ
）ランジスタ４２のスレッ７ユホールド電圧ｖ２より
も高くすることによって、その電圧差（Ｖｌ−Ｖ２）ｉ
オフセット電圧として得ている。スレッシュホールド電
圧の差は、同一スレッシュホールド電圧のｙｃｈ トラ
ンジスタの一方をチャ７ネルビー１金用いてスレッ７ユ
ホールド電圧を高くすることにより作り出している。
圧のＧＮＤであり、３６は電源電圧マイナス端子、３７
は基準電圧入力端子、３８はコンパｖ −タ出力’ｆｍ
子である。３９はコンパレータマイナス入力端子で４０
はコンパレータプラス入力端子である。本回路において
コンパレータのオフセット電圧はＮｃｈ ）ランジスタ
４１のスレッンユホール）’％ｉ圧Ｖ １ ｆ Ｎｃｈ
）ランジスタ４２のスレッ７ユホールド電圧ｖ２より
も高くすることによって、その電圧差（Ｖｌ−Ｖ２）ｉ
オフセット電圧として得ている。スレッシュホールド電
圧の差は、同一スレッシュホールド電圧のｙｃｈ トラ
ンジスタの一方をチャ７ネルビー１金用いてスレッ７ユ
ホールド電圧を高くすることにより作り出している。
チャンネルドープを用いてオフセット電圧を得ることは
、初めからスレッシュホールド電圧を変えるよう打ち込
むより精度よくスレツソユホールド電圧差をつくること
ができるためプロセスによるオフセット電圧のバラツキ
は小さくすることができる。
、初めからスレッシュホールド電圧を変えるよう打ち込
むより精度よくスレツソユホールド電圧差をつくること
ができるためプロセスによるオフセット電圧のバラツキ
は小さくすることができる。
以上説明したように、コンパレータ、ＲＳフリップ・フ
ロップ、インバータを用いた７ユミツト一トリガー回路
では電源電圧に依存しないヒステリシス特性を得ること
力；できる。
ロップ、インバータを用いた７ユミツト一トリガー回路
では電源電圧に依存しないヒステリシス特性を得ること
力；できる。
本発明の実施例において、電流信号源として、フォトダ
イオードを用いたが、磁気ヘッド、スモークセンサー等
用いることにおり磁界、煙等の検出に用いることができ
る。
イオードを用いたが、磁気ヘッド、スモークセンサー等
用いることにおり磁界、煙等の検出に用いることができ
る。
電流信号入力としての実施例をあげたが、一方、本回路
を電圧信号入力の回路＃／Ｉ５ｙの入力としても使える
。第７図に電圧信号源上オベアンフで増幅し、ツユミツ
ト・トリガー回路の入力に与える回路を示す。本回路構
成において、０Ｍ０８回路を用いたとき非常に入力イン
ピーダンスの高い回路とすることができる。簡単なプロ
セスを用いても１０１２Ω オーダーの入力インピーダ
ンスを得ることができる。電圧信号源としては、熱電対
、太陽電池、圧電素子等を用いることにより、温度、光
。
を電圧信号入力の回路＃／Ｉ５ｙの入力としても使える
。第７図に電圧信号源上オベアンフで増幅し、ツユミツ
ト・トリガー回路の入力に与える回路を示す。本回路構
成において、０Ｍ０８回路を用いたとき非常に入力イン
ピーダンスの高い回路とすることができる。簡単なプロ
セスを用いても１０１２Ω オーダーの入力インピーダ
ンスを得ることができる。電圧信号源としては、熱電対
、太陽電池、圧電素子等を用いることにより、温度、光
。
ひずみ等の検出に用いることができる。又、高入力イン
ピーダンスの特性老生かして、微小電流、微小電圧の検
出に用いることもできる。
ピーダンスの特性老生かして、微小電流、微小電圧の検
出に用いることもできる。
本発明の実施例において、コンパレータ、足電圧源には
ＭＯＳトランジスタを用いたが、これはバイポーラトラ
ンジスタを用いることによっても゛可能である。
ＭＯＳトランジスタを用いたが、これはバイポーラトラ
ンジスタを用いることによっても゛可能である。
第１図は、従来のシュミット・トリガー回路であり、５
は入力端子、６は出力端子である。 第２図は、！ ｊ ｊｙｌ ７ユミツト・トリガー回路
の電源電圧依存性を示している。 第３図は、本発明の実施例の１つであり、フォトダイオ
ード１０によって入力電流が生じ９が出力端子である。 第４図は、本発明の実施例の１つであり、フォトダイオ
ード２１によって入力電流が生じ２０が出力端子である
。 第５図（鍵、本発明の実施例に用いた定電圧淵である。 第６図は、本発明の実施例に用いたオフセット電圧をも
つコンパン−夕の回路図である。 第７図は、本発明の応用例であり、４３は圧電素子、４
４は出力端子、４５はオペアンプ、４６・４７はコンパ
レータである。 以 上 代理人 最 上 務 と 第１図 電源電圧 第２しｉ 第３図
は入力端子、６は出力端子である。 第２図は、！ ｊ ｊｙｌ ７ユミツト・トリガー回路
の電源電圧依存性を示している。 第３図は、本発明の実施例の１つであり、フォトダイオ
ード１０によって入力電流が生じ９が出力端子である。 第４図は、本発明の実施例の１つであり、フォトダイオ
ード２１によって入力電流が生じ２０が出力端子である
。 第５図（鍵、本発明の実施例に用いた定電圧淵である。 第６図は、本発明の実施例に用いたオフセット電圧をも
つコンパン−夕の回路図である。 第７図は、本発明の応用例であり、４３は圧電素子、４
４は出力端子、４５はオペアンプ、４６・４７はコンパ
レータである。 以 上 代理人 最 上 務 と 第１図 電源電圧 第２しｉ 第３図
Claims (1)
- 【特許請求の範囲】 ！ オフセット電子音もつ２つのコンパレータと、イン
バータ、ＲＳクリップ・フロップ及び分圧回路により構
成されており、コンパレータの出力がＲＳフリップ・フ
ロップの入力に、もう一方のコンパレータの出力がイ／
バータヲ介してＲＳフリップ・フロップのもう一方の入
力に、又、各々のコンパ１／−夕のマイナス入力端子が
基準電圧に接続されていて、かつ、ＲＳフリップ・フロ
ップに出力が接続されるコンパレータのプラスノ端子に
は、基準電圧を基進に変動する電圧信号がはいり、もう
一方のコンパレータのプラス端子には前記信号全分圧回
路によって分圧した電圧信号が入力されることを％徴と
するンユミットートリガー回路。 ■ 前記藍の回路に訃いて、２つのコンパレータのプラ
ス端子には、基漁電圧を基準に変動する１司−の電圧信
号が入力され、２つのコンパレータのオフセット電圧に
差をもたせることを特徴とすルシュミット・トリガー回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107702A JPS60250711A (ja) | 1984-05-28 | 1984-05-28 | シユミツト・トリガ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107702A JPS60250711A (ja) | 1984-05-28 | 1984-05-28 | シユミツト・トリガ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250711A true JPS60250711A (ja) | 1985-12-11 |
Family
ID=14465779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107702A Pending JPS60250711A (ja) | 1984-05-28 | 1984-05-28 | シユミツト・トリガ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007282182A (ja) * | 2006-03-15 | 2007-10-25 | Toyota Central Res & Dev Lab Inc | ２値化回路 |
-
1984
- 1984-05-28 JP JP59107702A patent/JPS60250711A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007282182A (ja) * | 2006-03-15 | 2007-10-25 | Toyota Central Res & Dev Lab Inc | ２値化回路 |
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