JPS60250630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60250630A JPS60250630A JP59106385A JP10638584A JPS60250630A JP S60250630 A JPS60250630 A JP S60250630A JP 59106385 A JP59106385 A JP 59106385A JP 10638584 A JP10638584 A JP 10638584A JP S60250630 A JPS60250630 A JP S60250630A
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- Japan
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- film
- ta2o5
- region
- gas
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の防電体材料に用いられるタンタ
ル酸化物のエツチング方法に関するものである。
ル酸化物のエツチング方法に関するものである。
近年半導体装置の高集積化に伴い、個々の素子は微細化
の一途をたどっている。そのため高速ノ（イボ−ラメモ
リセルや、ＭＯＳダイナミックメモリにおいては、電荷
蓄積用キャパシタ向積を縮少することが、集積度を向上
させるために必要となってきた。その方法として、従来
のキャパシタ用誘電体として用いられてきたＳｌｏｚＭ
の代わシに、比誘電率が４倍から５倍もあるタンタル酸
化物（Ｔａｉｌｓ）を用いてキャパシタ部の面積を縮少
させることが試みられている。
の一途をたどっている。そのため高速ノ（イボ−ラメモ
リセルや、ＭＯＳダイナミックメモリにおいては、電荷
蓄積用キャパシタ向積を縮少することが、集積度を向上
させるために必要となってきた。その方法として、従来
のキャパシタ用誘電体として用いられてきたＳｌｏｚＭ
の代わシに、比誘電率が４倍から５倍もあるタンタル酸
化物（Ｔａｉｌｓ）を用いてキャパシタ部の面積を縮少
させることが試みられている。
しかし、Ｔａ２０５を第１図に示す様な、公知のダイナ
ミックメモリ製造工程へ導入する場合、以下に示す問題
点が生ずる。
ミックメモリ製造工程へ導入する場合、以下に示す問題
点が生ずる。
第１図（ａ）で、Ｓｉ基板１の素子分離饋域２に囲まれ
た一領域にＴａｇ’ｓ ３を形成する。第１図（ｂ）で
、Ｔａ２０５上の少なくとも一部分の第一の鎖板に電極
４を形成する。第１図（ＣＪで、電極４の形成されてい
ないところのＴａ２０５を除去し、８１面５を露出させ
る。従って、従来はこの８１面５をＥｌｆ化し、ＭＯ８
トランジスタのゲート絶縁膜として用いざるを得なかっ
た。しかし、第１図に示す製造工程によれば、Ｔ ａ
２０５ ／ Ｓ ｊの違択比にすぐれたエツチング方法
がない。たとえば、従未から使われているドライエツチ
ングガスＣＦ＜１０２系を用いると、ＴａｇＯｓ／８ｉ
の選択比は０．１以下である。また、Ｔ ａ２．Ｏｓ／
Ｓ ’の選択比にすぐれたエラチンガスは今のところ
発見されていない。したがって、８１面５が過剰にエツ
チングされるという問題が生ずる。また、選択比にすぐ
れたドライエツチング方法があったとしても、Ｓｊ基板
面５の汚染、ダメージ６は避けられず、良好なゲート絶
縁膜が得られないため良好なＦＥＴを形成することがで
きなかった。
た一領域にＴａｇ’ｓ ３を形成する。第１図（ｂ）で
、Ｔａ２０５上の少なくとも一部分の第一の鎖板に電極
４を形成する。第１図（ＣＪで、電極４の形成されてい
ないところのＴａ２０５を除去し、８１面５を露出させ
る。従って、従来はこの８１面５をＥｌｆ化し、ＭＯ８
トランジスタのゲート絶縁膜として用いざるを得なかっ
た。しかし、第１図に示す製造工程によれば、Ｔ ａ
２０５ ／ Ｓ ｊの違択比にすぐれたエツチング方法
がない。たとえば、従未から使われているドライエツチ
ングガスＣＦ＜１０２系を用いると、ＴａｇＯｓ／８ｉ
の選択比は０．１以下である。また、Ｔ ａ２．Ｏｓ／
Ｓ ’の選択比にすぐれたエラチンガスは今のところ
発見されていない。したがって、８１面５が過剰にエツ
チングされるという問題が生ずる。また、選択比にすぐ
れたドライエツチング方法があったとしても、Ｓｊ基板
面５の汚染、ダメージ６は避けられず、良好なゲート絶
縁膜が得られないため良好なＦＥＴを形成することがで
きなかった。
本発明の目的は、タンタル酸化物（Ｔａｓｋｓ）をキャ
パシタに用いた半導体装置において、Ｔａｓｋｓの被着
したＳｉ基板に、ダメージ、汚染を与えることなく、キ
ャパシタ部以外の’ｒａ２ｏｆｉを自己整合的に除去す
るｉとを％徴とする半導体装置の製造方法を提供するこ
とにある。
パシタに用いた半導体装置において、Ｔａｓｋｓの被着
したＳｉ基板に、ダメージ、汚染を与えることなく、キ
ャパシタ部以外の’ｒａ２ｏｆｉを自己整合的に除去す
るｉとを％徴とする半導体装置の製造方法を提供するこ
とにある。
上記目的を達成するために、本発明による製造方法は、
Ｔａ２０５上からＳｉの酸化をおこなった後、ドライエ
ッチ法によｊ＋ Ｔ ａｘ Ｏｓ ／ Ｓ １０ｘの選
択比の大きいエツチングガスケ用いて加工することによ
シ、基板Ｂｉにダメージ、汚染を与えず、しかも、自己
整合的な加工をする工程を含むことを特徴としている。
Ｔａ２０５上からＳｉの酸化をおこなった後、ドライエ
ッチ法によｊ＋ Ｔ ａｘ Ｏｓ ／ Ｓ １０ｘの選
択比の大きいエツチングガスケ用いて加工することによ
シ、基板Ｂｉにダメージ、汚染を与えず、しかも、自己
整合的な加工をする工程を含むことを特徴としている。
本発明によれば、Ｔａ２０５ ＰＩをキャパシタに用り
た、ダイナミックメモリーなどのデバイスの信頼−２歩
笛シを著しく向上させることができる。
た、ダイナミックメモリーなどのデバイスの信頼−２歩
笛シを著しく向上させることができる。
以下、本発明の概念を実施例を用いて詳細に説明する。
（実施例１）
第２図は本発明のＴａｇ０５膜をキャパシタとし、て用
いたダイナミックメモリの製造工程を平面図（ａ）、お
よび断面図（ｂ）〜（ｅ）を用いて説明する。
いたダイナミックメモリの製造工程を平面図（ａ）、お
よび断面図（ｂ）〜（ｅ）を用いて説明する。
第２図（ａ）に示す様に、ｓｊ’Ｊｇ板７上にメモリセ
ルを形成するため、素子分離領域８で囲まれた領域に、
’Ｉ”ｇｏｓ膜９を形成する。次に、Ｔａｘｅｓ膜上の
一部の領域にＷｔ極１０を形成する。第２図（ｂ）に、
第２図（ａ）の断面図（Ｘ−Ｘ’）を示す。
ルを形成するため、素子分離領域８で囲まれた領域に、
’Ｉ”ｇｏｓ膜９を形成する。次に、Ｔａｘｅｓ膜上の
一部の領域にＷｔ極１０を形成する。第２図（ｂ）に、
第２図（ａ）の断面図（Ｘ−Ｘ’）を示す。
第２図（Ｃ）に示す様に、水素ガスを含む水蒸気中で加
熱することにより、Ｔａｇ’ｓ膜９とＳｉ基板７の界面
に５ｊ（ｈｌｌを形成する。この際、Ｗは水素によシ還
元される傾向にあシ酸化されない。
熱することにより、Ｔａｇ’ｓ膜９とＳｉ基板７の界面
に５ｊ（ｈｌｌを形成する。この際、Ｗは水素によシ還
元される傾向にあシ酸化されない。
次に、Ｔ ａｓ Ｏｓ ／’８ ｉ ０！ｌの選択比の
大きいエラチンガス、例えばＣＣ’ｔ４系ガス尋を用い
て、Ｓ’０２１１上めＴａ＊Ｏ’ａを除去し、つづいて
８１０ａｌｌを弗化水素を含むエツチング液によって除
去すると、第２図（ｄ）に示す様に底面のダメージ、汚
染等のない、Ｓｉｔ板領域７が露出する。
大きいエラチンガス、例えばＣＣ’ｔ４系ガス尋を用い
て、Ｓ’０２１１上めＴａ＊Ｏ’ａを除去し、つづいて
８１０ａｌｌを弗化水素を含むエツチング液によって除
去すると、第２図（ｄ）に示す様に底面のダメージ、汚
染等のない、Ｓｉｔ板領域７が露出する。
しかる後に、Ｓｉ基板領域を酸化してゲート酸化膜とす
ることによシ、第１１（ｅ）に示す様なＭＯＳトランジ
スタを形成することで、ダイナミックメモリセルが作ら
れる。本方法を用いると、Ｗは酸化されることなく、自
己整合的にＴａ２０６をエツチングでき、しかもＭＯＳ
）ランジスタが形成されるＳｉ基板にダメージを与える
ことがない。
ることによシ、第１１（ｅ）に示す様なＭＯＳトランジ
スタを形成することで、ダイナミックメモリセルが作ら
れる。本方法を用いると、Ｗは酸化されることなく、自
己整合的にＴａ２０６をエツチングでき、しかもＭＯＳ
）ランジスタが形成されるＳｉ基板にダメージを与える
ことがない。
本発明の概念を、電極としてはＷ電極を用いて説明した
が、同様な効果ｈＳト霊極を用込て龜揚られる。この際
、Ｔａｓｋｓ膜と５ｊ界面に８ ｉ ０ ｔを形成する
方法として、水素を含む水蒸気中での加熱法の代わシに
酸素雰囲気中での加熱、プラズ！酸化、Ｎ２０アニール
などを用いてもよい。また、キャパシタとしてＴａ寓Ｏ
ｓを用いて説明したが、同様の効果は、Ｔａ２０５の代
わシに、Ａｔ。
が、同様な効果ｈＳト霊極を用込て龜揚られる。この際
、Ｔａｓｋｓ膜と５ｊ界面に８ ｉ ０ ｔを形成する
方法として、水素を含む水蒸気中での加熱法の代わシに
酸素雰囲気中での加熱、プラズ！酸化、Ｎ２０アニール
などを用いてもよい。また、キャパシタとしてＴａ寓Ｏ
ｓを用いて説明したが、同様の効果は、Ｔａ２０５の代
わシに、Ａｔ。
Ｔｉｅ ＨＥ、Ｎｂ、Ｚｒ、Ｖの酸化物を用いても、適
用できるのはいうまでもない。
用できるのはいうまでもない。
以上の方法によシ、上記特徴を有するＴａ黛Ｏｓをキャ
パシタに用いたダイナミックメモリ半導体装置を製造す
ることができる。
パシタに用いたダイナミックメモリ半導体装置を製造す
ることができる。
本発明によれば、Ｔ ａｔ Ｏｓをキャパシタにもちい
た半導体装置において、Ｔａｇ’ｓの被着したＳｉ基板
にダメージ、汚染を与えることなく、キャパシタ部以外
のＴａ、０．を自己整合的に除去するエツチングが可能
となった。従って、Ｔａ鵞Ｏｓを除去したＳｉ基板面に
ＦＢ’ｌ’を形成するダイナミックメモリセルなどの製
造方法、とじて効果がある。
た半導体装置において、Ｔａｇ’ｓの被着したＳｉ基板
にダメージ、汚染を与えることなく、キャパシタ部以外
のＴａ、０．を自己整合的に除去するエツチングが可能
となった。従って、Ｔａ鵞Ｏｓを除去したＳｉ基板面に
ＦＢ’ｌ’を形成するダイナミックメモリセルなどの製
造方法、とじて効果がある。
また、自己整合的であることから、工程の簡略化、歩留
シの向上にも効果がある。
シの向上にも効果がある。
第１図（ａ）〜（Ｃ）従来の製造プロセスを断面図にて
示したもの、第２図（ａ）〜（ｅ）は本発明による’ｒ
ａ＊ｏｓをキャパシタに用いたダイナミックメモリの製
造プロセスを断面図にて示したものである。 １．７・・・Ｓｉ基板、２，８・・・酸化膜分離、３．
９＝ Ｔ ａ ＊ Ｏｓ、４ 、１０−Ｗ、 ５ 、１
２・＝Ｓ ｉ基板表面、６・・・Ｓｉ基板のダメージ、
１３・・・ＭＯＳ）第 １ 口
示したもの、第２図（ａ）〜（ｅ）は本発明による’ｒ
ａ＊ｏｓをキャパシタに用いたダイナミックメモリの製
造プロセスを断面図にて示したものである。 １．７・・・Ｓｉ基板、２，８・・・酸化膜分離、３．
９＝ Ｔ ａ ＊ Ｏｓ、４ 、１０−Ｗ、 ５ 、１
２・＝Ｓ ｉ基板表面、６・・・Ｓｉ基板のダメージ、
１３・・・ＭＯＳ）第 １ 口
Claims (1)
- 【特許請求の範囲】 １、Ｓｉ基板上にタンタル酸化物を形成し、該タンタル
酸化物と該Ｓｉ基板の界面に該Ｓｉ基板の酸化物を形成
し、しかる後肢タンタル酸化物をドライエツチング除去
することを特徴とする半導体装置の製造方法。 ２、特許請求の範囲第１項において、Ｓｉ基板の酸化は
′水素ガスを含む水蒸気中で、加熱され形成されること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106385A JPS60250630A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106385A JPS60250630A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250630A true JPS60250630A (ja) | 1985-12-11 |
Family
ID=14432232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106385A Pending JPS60250630A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
-
1984
- 1984-05-28 JP JP59106385A patent/JPS60250630A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
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