JPS60249183A - デイスプレイコントロ−ラにおける分周回路 - Google Patents
デイスプレイコントロ−ラにおける分周回路Info
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- JPS60249183A JPS60249183A JP59106089A JP10608984A JPS60249183A JP S60249183 A JPS60249183 A JP S60249183A JP 59106089 A JP59106089 A JP 59106089A JP 10608984 A JP10608984 A JP 10608984A JP S60249183 A JPS60249183 A JP S60249183A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機の端末機あるいはテレビゲーム等
に用いられるディスプレイコントローラに関する。
に用いられるディスプレイコントローラに関する。
近年％ＣＰＵ（中央処理装置）の制御の下に、ＣＲＴ（
ブラウン管）表示装置の画面に動画およヒ静止画の表示
を行うディスプレイコントローラが種々開発されている
。、ｗＸ４図はこの槌のディスプレイコントローラ（以
下、ＶＤＰと略称する）ｌを用い友カラーディスプレイ
装置の宿成を示すブロック図であり、この図において２
はＣＰＵ。
ブラウン管）表示装置の画面に動画およヒ静止画の表示
を行うディスプレイコントローラが種々開発されている
。、ｗＸ４図はこの槌のディスプレイコントローラ（以
下、ＶＤＰと略称する）ｌを用い友カラーディスプレイ
装置の宿成を示すブロック図であり、この図において２
はＣＰＵ。
３はＣＰＵ２において・用いられるプログラムが記憶さ
れＮＲＯＭ（リードオンリメモリ）お工びデータ記憶用
のＲＡＭ（ランダムアク七スメモリ）からなるメモリ、
４はＶＲＡＭ（ビデオＲＡＭ］、５はＣＲＴ表示装置で
ある。このディスプレイ装置に工っで画像表示を行う協
会は、壕ずＣＰＵ２が画像データをＶＤＰ１へ出力する
。ＶＤＰ１はこの画像データを順次ＶＲＡＭ４１７Ｃ書
込む。次に、ＣＰＵ２が表示指令を出力すると、ＶＤＰ
１がこの表示指令を受け、ＶＲＡＭ４から順次画像デー
タを読出し、この読出し７ＩＣ画像データに基づいてＣ
ＲＴ表示装置の表示画面にカラートッド表示を行う。
れＮＲＯＭ（リードオンリメモリ）お工びデータ記憶用
のＲＡＭ（ランダムアク七スメモリ）からなるメモリ、
４はＶＲＡＭ（ビデオＲＡＭ］、５はＣＲＴ表示装置で
ある。このディスプレイ装置に工っで画像表示を行う協
会は、壕ずＣＰＵ２が画像データをＶＤＰ１へ出力する
。ＶＤＰ１はこの画像データを順次ＶＲＡＭ４１７Ｃ書
込む。次に、ＣＰＵ２が表示指令を出力すると、ＶＤＰ
１がこの表示指令を受け、ＶＲＡＭ４から順次画像デー
タを読出し、この読出し７ＩＣ画像データに基づいてＣ
ＲＴ表示装置の表示画面にカラートッド表示を行う。
ところで、近年のＶＤＰにおいては、単にＶＲＡｒ、’
１４内の画像データをＣＲＴ表示装置に表示させる機能
のみならず、例えばＶＲＡＭ４内の画像データに基づく
画像をビデオテープに収録させる機能、すなわち、ＶＲ
ＡＭＪ内の画イ象データに基づいてコンポジットビデオ
信号（カラーテレビ信号）′ｆｒ：作成する機能、ある
いは％ＶＲＡＭ４内の画像データ（例えば文字データ）
を映像電波に基づくテレビジョン画像にスーパーインポ
ーズする機能等も要求されてハる。そして、このような
機能を達成するには、ＶＤＰ内部において、テレビジョ
ンの水平同期信号（１５，７３４２６３ＫＨ２）と、カ
ラーバースト（３，５７９５４５ＭＨ２）とを各々正確
に作成しなければならない。
１４内の画像データをＣＲＴ表示装置に表示させる機能
のみならず、例えばＶＲＡＭ４内の画像データに基づく
画像をビデオテープに収録させる機能、すなわち、ＶＲ
ＡＭＪ内の画イ象データに基づいてコンポジットビデオ
信号（カラーテレビ信号）′ｆｒ：作成する機能、ある
いは％ＶＲＡＭ４内の画像データ（例えば文字データ）
を映像電波に基づくテレビジョン画像にスーパーインポ
ーズする機能等も要求されてハる。そして、このような
機能を達成するには、ＶＤＰ内部において、テレビジョ
ンの水平同期信号（１５，７３４２６３ＫＨ２）と、カ
ラーバースト（３，５７９５４５ＭＨ２）とを各々正確
に作成しなければならない。
さて、これらの信号を共に正確に作成するには、１５．
７３４２６３ＫＨｚと３，５７９５４５ＭＨｚとの公倍
数％りとえば２１．４７７２７ＭＨｚの基本クロックパ
ルスを水晶振動子を用いて作成し、この基本クロックパ
ルスをカウンタ等″の分周器にニジ分周することが必要
となる。ちなみに、１５，７３４２６３ＫＨ２は２１．
４７７２７ＭＨｚの１／１３６５．３，５７９５４５Ｍ
Ｉ（Ｚは１／６である。しかし、２１ＭＨｚを越える高
速のクロックパルスをカウンタ等の分周器にニジ分周し
ようとすると、極めて応答スピードの速い分局器が必要
となり、この結果、分周器が高価になると共に、ＭＯＳ
−ＩＣ等の比較的低速の素子が使用し得なくなる。
７３４２６３ＫＨｚと３，５７９５４５ＭＨｚとの公倍
数％りとえば２１．４７７２７ＭＨｚの基本クロックパ
ルスを水晶振動子を用いて作成し、この基本クロックパ
ルスをカウンタ等″の分周器にニジ分周することが必要
となる。ちなみに、１５，７３４２６３ＫＨ２は２１．
４７７２７ＭＨｚの１／１３６５．３，５７９５４５Ｍ
Ｉ（Ｚは１／６である。しかし、２１ＭＨｚを越える高
速のクロックパルスをカウンタ等の分周器にニジ分周し
ようとすると、極めて応答スピードの速い分局器が必要
となり、この結果、分周器が高価になると共に、ＭＯＳ
−ＩＣ等の比較的低速の素子が使用し得なくなる。
そこで、第５図に示すように１発振器７により発生した
基本クロックパルスφＭを、高速の分局器８にニジ例え
ば１／４の周波数のクロックパルスφｌとし、このクロ
ックパルスφ１を更に低速の分周器９に工り分周するよ
うに構成すれば、高速の分周器が分周器８のみですむこ
とになる。しかしながら、この場合分局器９の出力とし
てクロックパルスφｌの任意の整数分の１の周波数の信
号は得られるものの、基本クロックパルスφＭの任意の
整数分の１の周波数の信号は得られない。
基本クロックパルスφＭを、高速の分局器８にニジ例え
ば１／４の周波数のクロックパルスφｌとし、このクロ
ックパルスφ１を更に低速の分周器９に工り分周するよ
うに構成すれば、高速の分周器が分周器８のみですむこ
とになる。しかしながら、この場合分局器９の出力とし
てクロックパルスφｌの任意の整数分の１の周波数の信
号は得られるものの、基本クロックパルスφＭの任意の
整数分の１の周波数の信号は得られない。
例えば、分局器８を１７４分周器、分局器９を３４１進
のカウンタとすれば、φＭ＝２１，４７７２７ＭＨ２に
対し、分周器９の出力信号Ｓ１の周波数□が１５．７４
５７９９ＫＨｚとなり、テレビジョンの水平同期信号に
近い周波数の信号は得られるが正確な水平同期信号は得
られないわ 〔発明の目的〕 この発明の目的は上述し定温５図の構成を基本構成とし
、しかも基本クロックパルスφＭの任意の整数分の周波
数の信号が得られるディスプレイコントローラにおける
分周回路を提供することにある。
のカウンタとすれば、φＭ＝２１，４７７２７ＭＨ２に
対し、分周器９の出力信号Ｓ１の周波数□が１５．７４
５７９９ＫＨｚとなり、テレビジョンの水平同期信号に
近い周波数の信号は得られるが正確な水平同期信号は得
られないわ 〔発明の目的〕 この発明の目的は上述し定温５図の構成を基本構成とし
、しかも基本クロックパルスφＭの任意の整数分の周波
数の信号が得られるディスプレイコントローラにおける
分周回路を提供することにある。
この発明は、基本タロツクパルスを分周する第１の分周
器と、前記＠ｌの分局器の出力信号を分周する第２の分
局器と、前記第１の分局器の出力信号のパルス幅を、前
記第２０分周器の出力信号の１周期内の特定時点におい
て、前記基本クロックパルスの周期の整数倍の時間引き
伸ばす回路とを、具備してたるものである。
器と、前記＠ｌの分局器の出力信号を分周する第２の分
局器と、前記第１の分局器の出力信号のパルス幅を、前
記第２０分周器の出力信号の１周期内の特定時点におい
て、前記基本クロックパルスの周期の整数倍の時間引き
伸ばす回路とを、具備してたるものである。
第１図はこの発明の−°実施例の構成を示す回路図であ
ｐｌこの図において符号２１は２１゜４７７２７ＭＨｚ
の基本クロックパルスφＭを発生する発損器である。２
２〜２７お工び３４は各々基本クロックパルスφＭに工
ってトリガされる応答スピードの速いＤ型フリップフロ
ップ（以下、ＤＦＦと略称する）、２８はノアゲート、
２９はインバータ、３０はアンドゲート、３１はオアゲ
ートである。３２はＤＦＦ３４から出力されるクロック
パルスφｌをアップカウントする比較的低速のカウンタ
（９ビツト）、３３はデコーダである。このデコーダ３
３において、＜３２８）。
ｐｌこの図において符号２１は２１゜４７７２７ＭＨｚ
の基本クロックパルスφＭを発生する発損器である。２
２〜２７お工び３４は各々基本クロックパルスφＭに工
ってトリガされる応答スピードの速いＤ型フリップフロ
ップ（以下、ＤＦＦと略称する）、２８はノアゲート、
２９はインバータ、３０はアンドゲート、３１はオアゲ
ートである。３２はＤＦＦ３４から出力されるクロック
パルスφｌをアップカウントする比較的低速のカウンタ
（９ビツト）、３３はデコーダである。このデコーダ３
３において、＜３２８）。
＜３４１）は各々カウンタ３２０カウント出力がｒ３２
８Ｊ、ｌ’−３４１Ｊとなつ九時１１１信号を出力する
出力端子であシ、出力端子（３４１＞の出力信号がカウ
ンタ３ｚのリセット端子Ｒへ供給されている、この結果
、カウンタ３２のカウント出力がθ〜３４０の間で変化
する。
８Ｊ、ｌ’−３４１Ｊとなつ九時１１１信号を出力する
出力端子であシ、出力端子（３４１＞の出力信号がカウ
ンタ３ｚのリセット端子Ｒへ供給されている、この結果
、カウンタ３２のカウント出力がθ〜３４０の間で変化
する。
次に、第１図に示す回路の動作を説明する。まス、同図
におけるブロック３６内の回路の動作をＤＦＦ２７の出
力が１０１であると仮定して説明する。ＤＦＦ２７の出
力が１０１の場合、ブロック３６内の回路は基本クロッ
クパルスφＭを１／４に分周する分周器として動作する
。すなわち、いま、第２図に示す時刻ｔ１〜ｔ２間にお
いてＤＦＦ２２〜２４の各出力が’ｏ、ｏ、ｏ＠であつ
ｔとすると（第２図（ロ）、（ハ）、（ロ）参照）、ノ
アゲート２Ｂの出力が１１１となり（第２図（→）、こ
の１１＠信号がＤＦＦ２２の入力端へ供給される。
におけるブロック３６内の回路の動作をＤＦＦ２７の出
力が１０１であると仮定して説明する。ＤＦＦ２７の出
力が１０１の場合、ブロック３６内の回路は基本クロッ
クパルスφＭを１／４に分周する分周器として動作する
。すなわち、いま、第２図に示す時刻ｔ１〜ｔ２間にお
いてＤＦＦ２２〜２４の各出力が’ｏ、ｏ、ｏ＠であつ
ｔとすると（第２図（ロ）、（ハ）、（ロ）参照）、ノ
アゲート２Ｂの出力が１１１となり（第２図（→）、こ
の１１＠信号がＤＦＦ２２の入力端へ供給される。
この結果、時刻ｔ２において基本クロックパルスφＭが
出力されると、ＤＦ’Ｆ２２〜２４の各出力が”１，０
．０’となり、また、ノアゲート２Ｂの出力が１０１と
なる。以下、時刻ｔ３〜ｔ８において基本クロックパル
スφＭが出力される毎に。
出力されると、ＤＦ’Ｆ２２〜２４の各出力が”１，０
．０’となり、また、ノアゲート２Ｂの出力が１０１と
なる。以下、時刻ｔ３〜ｔ８において基本クロックパル
スφＭが出力される毎に。
ＤＦＦ２２〜２４の各出力が順次第２図（ロ）、（ハ）
。
。
（ロ）に示すように変化する。この結果、オアゲート３
１の出力は第２図（へ）の時刻ｔ１〜ｔ９に示す波形と
なル、このオアゲート３１の出力を基本クロックパルス
φＭの１タイミング遅延するＤＦＦ３４の出力は第２図
（ト）の時刻ｔ１〜ｔ９に示す波形となる。そして、こ
のＤＦＦ３４の出力がクロックパルスφ１として出力さ
れる。しかして、この第２図（・Ｄに示す波形（時刻ｔ
１〜ｔ９）と第２図（イ）に示す波形とを比較すれば明
らかなように、クロックパルスφ１は基本クロックパル
スφＭを１／４に分周し良信号となる、 次に、第１図におけるブロック３７内の回路の動作を、
デコーダ３３の出力端子＜３２８＞の信号ＤＳが第３図
（男に示す工うにＪａである場合について説明する。第
３図（ロ）に示すクロックパルスφ１がＤＦＦ２５の入
力端に印加されると、ＤＦＦ２５の出力信号Ａｌ、ＤＦ
’Ｆ２６の出力信号Ａ２．インバータ２９の出力信号Ａ
３が各々第３図（ハ）、に）、（（１）に示す波形とな
り、この結果、アンドゲート３０の出力信号Ａ４が＠３
図（へ）に示す波形となる。したがって、ＤＦＦ２７の
出力信号Ａ５は第３図（＋＝）Ｋ示す波形となる。すな
わち、ＤＦＦ２７の出力信号Ａ５はクロックパルスφ１
の立下り時点から基本クロックパルスφＭＩ７）１周期
だけ”１１信号となる。
１の出力は第２図（へ）の時刻ｔ１〜ｔ９に示す波形と
なル、このオアゲート３１の出力を基本クロックパルス
φＭの１タイミング遅延するＤＦＦ３４の出力は第２図
（ト）の時刻ｔ１〜ｔ９に示す波形となる。そして、こ
のＤＦＦ３４の出力がクロックパルスφ１として出力さ
れる。しかして、この第２図（・Ｄに示す波形（時刻ｔ
１〜ｔ９）と第２図（イ）に示す波形とを比較すれば明
らかなように、クロックパルスφ１は基本クロックパル
スφＭを１／４に分周し良信号となる、 次に、第１図におけるブロック３７内の回路の動作を、
デコーダ３３の出力端子＜３２８＞の信号ＤＳが第３図
（男に示す工うにＪａである場合について説明する。第
３図（ロ）に示すクロックパルスφ１がＤＦＦ２５の入
力端に印加されると、ＤＦＦ２５の出力信号Ａｌ、ＤＦ
’Ｆ２６の出力信号Ａ２．インバータ２９の出力信号Ａ
３が各々第３図（ハ）、に）、（（１）に示す波形とな
り、この結果、アンドゲート３０の出力信号Ａ４が＠３
図（へ）に示す波形となる。したがって、ＤＦＦ２７の
出力信号Ａ５は第３図（＋＝）Ｋ示す波形となる。すな
わち、ＤＦＦ２７の出力信号Ａ５はクロックパルスφ１
の立下り時点から基本クロックパルスφＭＩ７）１周期
だけ”１１信号となる。
次に、第３図体）に示す信号Ａ５がノアゲート２８の＠
４入力端に印加された場合におけるブロック３６内の回
路の動作を述べる。いま、例えば第２図に示す時刻ｔ９
〜ｔｌＯの間において信号Ａ５（”１”信号）がノアゲ
ート２８に印加されたとする、なお、信号Ａ５が１１１
となるタイミングは、前述した工うにクロックパルスφ
ｌの立下シ時点の直後であハこのＡ５＝’ｌ”のタイミ
ングにおいては０ＦＦ２２〜２４の出方が９６゜０．０
１の状態にある。時刻ｔ９〜ｔｌＯＫおハて信号Ａ５が
ノアゲート２８に印加されると、同時刻ｔ９〜ｔｌＯに
おいて７′アゲ−）２８の出方が１０＠となり、したが
って、時刻ｔｌＯにおいて基本クロックパルスφＭが出
方されると、ＤＦＦ２２〜２４に’ｏ、ｏ、ｏｓが読込
まれる。すなわち、時刻ｔｌＯ−ｔｌｌにおいて再びＤ
ＦＦ２２〜２４の出力が”ｏ、ｏ、ｏ”となる。なお、
この時刻ｔｌＯ〜ｔｌｌにおいては、イｔ４号Ａ５がｌ
ｇ１に戻っており、したがってノアゲート２８の出力は
１１１となる６以下、時刻ｔｌｌ、ｔ１２・・・におい
て省水タロツクパルスφＭが出力される毎に、ＤＦＦ２
２〜２４の出方−１）１ボ２図に示す工うに変化する。
４入力端に印加された場合におけるブロック３６内の回
路の動作を述べる。いま、例えば第２図に示す時刻ｔ９
〜ｔｌＯの間において信号Ａ５（”１”信号）がノアゲ
ート２８に印加されたとする、なお、信号Ａ５が１１１
となるタイミングは、前述した工うにクロックパルスφ
ｌの立下シ時点の直後であハこのＡ５＝’ｌ”のタイミ
ングにおいては０ＦＦ２２〜２４の出方が９６゜０．０
１の状態にある。時刻ｔ９〜ｔｌＯＫおハて信号Ａ５が
ノアゲート２８に印加されると、同時刻ｔ９〜ｔｌＯに
おいて７′アゲ−）２８の出方が１０＠となり、したが
って、時刻ｔｌＯにおいて基本クロックパルスφＭが出
方されると、ＤＦＦ２２〜２４に’ｏ、ｏ、ｏｓが読込
まれる。すなわち、時刻ｔｌＯ−ｔｌｌにおいて再びＤ
ＦＦ２２〜２４の出力が”ｏ、ｏ、ｏ”となる。なお、
この時刻ｔｌＯ〜ｔｌｌにおいては、イｔ４号Ａ５がｌ
ｇ１に戻っており、したがってノアゲート２８の出力は
１１１となる６以下、時刻ｔｌｌ、ｔ１２・・・におい
て省水タロツクパルスφＭが出力される毎に、ＤＦＦ２
２〜２４の出方−１）１ボ２図に示す工うに変化する。
しかして、上述したことから明らかなＬうに、信号Ａ５
がノアゲート２８へ印加されると、ＤＦＦ２２〜２４の
出力が”ｏ、ｏ、ｏ’の状態が１回余分に発生し、この
結果、第２図（へ）に符号Ｂで示すＬうに、オアゲート
３１の出力が１０１となる期間が基本タロツクパルスφ
Ｍの１タイミンクタは引き伸ばされ駕しｔがって第２國
（ト）に示すクロックパルスφ１も同様に引き伸ばされ
る。
がノアゲート２８へ印加されると、ＤＦＦ２２〜２４の
出力が”ｏ、ｏ、ｏ’の状態が１回余分に発生し、この
結果、第２図（へ）に符号Ｂで示すＬうに、オアゲート
３１の出力が１０１となる期間が基本タロツクパルスφ
Ｍの１タイミンクタは引き伸ばされ駕しｔがって第２國
（ト）に示すクロックパルスφ１も同様に引き伸ばされ
る。
以上の結果、カラ／り３２が１循する時間は、基本クロ
ックパルスφＭの周期をＴＭとすれば、ＴＭＸ４Ｘ３４
１＋ＴＭ ＝ＴＭＸ４Ｘ３４１．２５ となり、シ九がってカウンタ３２０カウント出力のＭＳ
Ｂ（最上位ビット）から出力される信号Ｓ１の周波数で
は、 ｆ＝１／ＴＭＸ４Ｘ３４１．２５ となる。ここで、１／ＴＭは基本クロックパルスφＭの
周波数２１．４７７２７ＭＨｚであり、したがって、周
波数では、 ｆ＝２１．４７７２７（ＭＨ２）÷４÷３４３，２５＝
１５，７３４２６３（ＫＨｚ） となる。すなわち、ｔ４１図の回路に工れば比較的低速
のカウンタ３２を用いてテレビジョンの水平同期信号と
全く等しい周波数の信号Ｓ１を発生することができる。
ックパルスφＭの周期をＴＭとすれば、ＴＭＸ４Ｘ３４
１＋ＴＭ ＝ＴＭＸ４Ｘ３４１．２５ となり、シ九がってカウンタ３２０カウント出力のＭＳ
Ｂ（最上位ビット）から出力される信号Ｓ１の周波数で
は、 ｆ＝１／ＴＭＸ４Ｘ３４１．２５ となる。ここで、１／ＴＭは基本クロックパルスφＭの
周波数２１．４７７２７ＭＨｚであり、したがって、周
波数では、 ｆ＝２１．４７７２７（ＭＨ２）÷４÷３４３，２５＝
１５，７３４２６３（ＫＨｚ） となる。すなわち、ｔ４１図の回路に工れば比較的低速
のカウンタ３２を用いてテレビジョンの水平同期信号と
全く等しい周波数の信号Ｓ１を発生することができる。
なお、上述し友実流側においては、カウンタ３２のカウ
ント出力が［３２８Ｊの時信号ＤＳを発生させるように
なっているが、これは勿論１’−３２８Ｊに限るもので
はなく、他のタイミングでもエバ。
ント出力が［３２８Ｊの時信号ＤＳを発生させるように
なっているが、これは勿論１’−３２８Ｊに限るもので
はなく、他のタイミングでもエバ。
ところで、上記実施例においては、カウンタ３２が１循
する間に信号Ａ５（’１’信号）を１度だけ発生させる
ようになっているが、この信号Ａ５を２度連続して発生
させれば、第２図（ハ）に示す符号Ｂの期間を基本クロ
ックパルスφＭの２タイミングを引き伸ばすことができ
、この場合、信号Ｓ１の周期は、 ＴＭＸ４Ｘ３４１＋、２ＴＭ とな９％さらに信号Ａ５ｆ：３度連続して発生させれば
、信号Ｓ１の周期が、 ＴＭＸ４ｘａ４１＋３ＴＭ となる。すなわち、第１図の回路によれば、信号Ｓ１の
周期を、基本クロックパルスφＭの周期全単位として任
意に選択することができ、言い換えれば、信号８１とし
て基本クロックパルスφＭの任意の整数分の１の周波数
の信号を得ることができる。なお、第１図の回路におい
て信号Ａ５を２度連続して発生させるには、デコーダ３
３の出力端子＜３２８＞お工び＜３２９）の出力信号を
共に信号ＤＳとしてアンドゲート３０へ供給すれば工く
、また、３度連続して発生させるには、デコーダ３３の
出力端子＜３２８＞、＜３２９＞。
する間に信号Ａ５（’１’信号）を１度だけ発生させる
ようになっているが、この信号Ａ５を２度連続して発生
させれば、第２図（ハ）に示す符号Ｂの期間を基本クロ
ックパルスφＭの２タイミングを引き伸ばすことができ
、この場合、信号Ｓ１の周期は、 ＴＭＸ４Ｘ３４１＋、２ＴＭ とな９％さらに信号Ａ５ｆ：３度連続して発生させれば
、信号Ｓ１の周期が、 ＴＭＸ４ｘａ４１＋３ＴＭ となる。すなわち、第１図の回路によれば、信号Ｓ１の
周期を、基本クロックパルスφＭの周期全単位として任
意に選択することができ、言い換えれば、信号８１とし
て基本クロックパルスφＭの任意の整数分の１の周波数
の信号を得ることができる。なお、第１図の回路におい
て信号Ａ５を２度連続して発生させるには、デコーダ３
３の出力端子＜３２８＞お工び＜３２９）の出力信号を
共に信号ＤＳとしてアンドゲート３０へ供給すれば工く
、また、３度連続して発生させるには、デコーダ３３の
出力端子＜３２８＞、＜３２９＞。
＜３３０＞の各出力信号を共に信号ＤＳとしてアンドゲ
ート３０へ供給すれば工い。
ート３０へ供給すれば工い。
以上説明し１こ工うに、この発明による分局回路は、基
本クロックパルスを分周する第１の分周器と、前記第１
の分局器の出力信号を分周するＩＥ２０分周器と、前記
第１の分局器の出力信号のパルス幅を、前記ｗｃ２の分
局器の出力信号の１周期内の特定時点において、前記基
本クロックパルスの周期の整数倍の時間引き伸ばす回路
とを具備しているので、高周波の基本クロックパルスを
分周する場合に、上記第２の分局器を高速の素子に１っ
て構成する必要がなく、シかも基本クロックパルスの任
意の整数分の１の周波数の信号を得ることができる効果
が得られる、
本クロックパルスを分周する第１の分周器と、前記第１
の分局器の出力信号を分周するＩＥ２０分周器と、前記
第１の分局器の出力信号のパルス幅を、前記ｗｃ２の分
局器の出力信号の１周期内の特定時点において、前記基
本クロックパルスの周期の整数倍の時間引き伸ばす回路
とを具備しているので、高周波の基本クロックパルスを
分周する場合に、上記第２の分局器を高速の素子に１っ
て構成する必要がなく、シかも基本クロックパルスの任
意の整数分の１の周波数の信号を得ることができる効果
が得られる、
ｆｘ１図はこの発明の一実施例の構成を示す回路図、第
２図、第３図は共に同実施例の動作を説明するためのタ
イミングチャート、第４図はＶＤＰ１を用’４７ｔカラ
ーディスプレイ装置の構成を示すブロック図、第５図は
従来の分周回路の構成例を示すブロック図である。 ２２〜２７．３４・・・・・・ＤＦＦ（Ｄ型フリップフ
ロツフ）％２８・・団・ノアゲート、２９・・・・・・
インバータ％３０・・・・・・アンドゲート、３１・・
団・オアゲート、３ｚ・・・・・・カウンタ、３３・・
・・・・デコーダ、φＭ・・団・基本タロツクパルス。 第２ｍ１ ｔｌｔ２ｔ３ｔ４ｔ５ｔ６ｔ７ｔ８ｔ９ｔｌｏｔｌ１ｔ
ｌ２ｔｌ３１１４１ｔ５（イ）９Ｍ （ｏ）２２０１０００１００００１０００（ハ）２３０
０１０００１００００１００（ニ）２４０００１０００
１００００１０（ホ）２８１０００１００００１０００
１第３１１ （））Ａ５ 第４図 第５Ｂ ／１５９
２図、第３図は共に同実施例の動作を説明するためのタ
イミングチャート、第４図はＶＤＰ１を用’４７ｔカラ
ーディスプレイ装置の構成を示すブロック図、第５図は
従来の分周回路の構成例を示すブロック図である。 ２２〜２７．３４・・・・・・ＤＦＦ（Ｄ型フリップフ
ロツフ）％２８・・団・ノアゲート、２９・・・・・・
インバータ％３０・・・・・・アンドゲート、３１・・
団・オアゲート、３ｚ・・・・・・カウンタ、３３・・
・・・・デコーダ、φＭ・・団・基本タロツクパルス。 第２ｍ１ ｔｌｔ２ｔ３ｔ４ｔ５ｔ６ｔ７ｔ８ｔ９ｔｌｏｔｌ１ｔ
ｌ２ｔｌ３１１４１ｔ５（イ）９Ｍ （ｏ）２２０１０００１００００１０００（ハ）２３０
０１０００１００００１００（ニ）２４０００１０００
１００００１０（ホ）２８１０００１００００１０００
１第３１１ （））Ａ５ 第４図 第５Ｂ ／１５９
Claims (1)
- 基本りａツクパルスを分周する第１の分周器と、前記ｇ
ｌの分周器の出力信号を分周する＠２０分周器と、前記
第１０分周器の出方信号のパルス幅を、前記第２の分局
器の出方信号の１周期内の特定時点において、前記等本
クロックパルスの周期の整数倍の時間引き伸ばす回路と
を具備してなるディスプレイコントローラにおける分周
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106089A JPS60249183A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラにおける分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106089A JPS60249183A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラにおける分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249183A true JPS60249183A (ja) | 1985-12-09 |
Family
ID=14424818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106089A Pending JPS60249183A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラにおける分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249183A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103215A (ja) * | 1974-01-11 | 1975-08-15 | ||
| JPS53142123A (en) * | 1977-05-18 | 1978-12-11 | Sony Corp | Synchronous signal generator of pal system |
-
1984
- 1984-05-25 JP JP59106089A patent/JPS60249183A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103215A (ja) * | 1974-01-11 | 1975-08-15 | ||
| JPS53142123A (en) * | 1977-05-18 | 1978-12-11 | Sony Corp | Synchronous signal generator of pal system |
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