JPS60247973A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60247973A JPS60247973A JP10249784A JP10249784A JPS60247973A JP S60247973 A JPS60247973 A JP S60247973A JP 10249784 A JP10249784 A JP 10249784A JP 10249784 A JP10249784 A JP 10249784A JP S60247973 A JPS60247973 A JP S60247973A
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は半導体装置特に電界効果トランジスタの製造
方法に関する。
方法に関する。
電界効果トランジスタ（Ｊ２１降ＭＯ８）ランジスタと
略す）においてはドレイン領域の電界集中を緩和するた
めにドレイン領域のゲート酸化膜を厚くする構造がとら
れている。製造の方法としては素子領域を酸化し一部を
除去し再び酸化することにより、除去しなかった部分の
酸化膜厚が厚くなることを利用している。
略す）においてはドレイン領域の電界集中を緩和するた
めにドレイン領域のゲート酸化膜を厚くする構造がとら
れている。製造の方法としては素子領域を酸化し一部を
除去し再び酸化することにより、除去しなかった部分の
酸化膜厚が厚くなることを利用している。
しかしこの様な構造ではゲート電極下の絶縁物の断差が
大きくなりすぎ、ゲート電、極の加工の余裕がそこなわ
れることが多い。また、ドレイン領域はソース領域と同
一平面上にあるため電界の緩和の効果が十分でない。等
の問題点を有していた。
大きくなりすぎ、ゲート電、極の加工の余裕がそこなわ
れることが多い。また、ドレイン領域はソース領域と同
一平面上にあるため電界の緩和の効果が十分でない。等
の問題点を有していた。
この発明は上述した従来の製造方法の欠点を改良したも
ので、ゲート電極の加工の余裕を増加し、ドレイン領域
の電界の緩和の効果の大きい電界効果トランジスタの製
造方法を提供することを目的とする。
ので、ゲート電極の加工の余裕を増加し、ドレイン領域
の電界の緩和の効果の大きい電界効果トランジスタの製
造方法を提供することを目的とする。
ゲート酸化膜の一部を厚くするために耐酸化性マスクで
被覆した後に酸化する工程を含むことにより次節で示す
効果が得られる。
被覆した後に酸化する工程を含むことにより次節で示す
効果が得られる。
またこの耐酸化性マスクは、素子分離工程で用いたもの
の一部を用いてもよい。
の一部を用いてもよい。
本発明は耐酸化性マスクで被覆した後に酸化することに
より出来る酸化膜厚の差といわいるバーズビークとよば
れる酸化膜が耐酸化性マスクの下にくさび状にくいこむ
効果を利用し、■ドレイン領域のみ酸化膜が厚く、■ゲ
ート下の酸化膜の断差が比較的小さく、■ドレイン領域
がソース領域に比べて下側に来るような特徴を有する構
造の電界効果トランジスタが得られる。
より出来る酸化膜厚の差といわいるバーズビークとよば
れる酸化膜が耐酸化性マスクの下にくさび状にくいこむ
効果を利用し、■ドレイン領域のみ酸化膜が厚く、■ゲ
ート下の酸化膜の断差が比較的小さく、■ドレイン領域
がソース領域に比べて下側に来るような特徴を有する構
造の電界効果トランジスタが得られる。
■、■によりドレイン領域の電界集中が緩和されるので
、高耐圧のトランジスタが得られ、■より歩留りの向上
が期待される。
、高耐圧のトランジスタが得られ、■より歩留りの向上
が期待される。
また、この耐酸化性マスクに、素子分離工程で用いた耐
酸化性マスクの一部を使用することにより、工程を短縮
す、ることか出来る。
酸化性マスクの一部を使用することにより、工程を短縮
す、ることか出来る。
〔発明の実施例〕
第１図（ａ）〜（ｄ）に従来例を示す。ａは素子分離後
酸化膜を素子領域に形成したところである。
酸化膜を素子領域に形成したところである。
ひきつづいて、この素子領域上の酸化膜中ソース領域と
なる部分をフォトリングラフィ、エツチング等の工程に
よりとりのぞく（ｂ）。再び酸化しくＣ）ゲート形式ソ
ースドレイン不純物を拡散したのがｄである。
なる部分をフォトリングラフィ、エツチング等の工程に
よりとりのぞく（ｂ）。再び酸化しくＣ）ゲート形式ソ
ースドレイン不純物を拡散したのがｄである。
この様ケガ法ではゲート電極■の下の酸化膜■の断差が
比較的大きいので、３ゲート電極のフォトリングラフィ
等の工程で下地の断差によるパターンの細りゃ太りが発
生しやすくなる。またソース■ドレイン■の不純物拡散
層は同一平面上に対峙している。
比較的大きいので、３ゲート電極のフォトリングラフィ
等の工程で下地の断差によるパターンの細りゃ太りが発
生しやすくなる。またソース■ドレイン■の不純物拡散
層は同一平面上に対峙している。
第２図Ｂ−ｄは本発明の一実施例である。ａは素子分離
後、耐酸化性マスク■を堆積しソース領域のみ残して加
工したところである。この状態で熱酸化し耐酸化性マス
クとこの下の酸化膜を除去したのが、ｂである。再び酸
化しＣ、ゲート形成、ソース、ドレイン不純物拡散した
のがｄである。
後、耐酸化性マスク■を堆積しソース領域のみ残して加
工したところである。この状態で熱酸化し耐酸化性マス
クとこの下の酸化膜を除去したのが、ｂである。再び酸
化しＣ、ゲート形成、ソース、ドレイン不純物拡散した
のがｄである。
第１図ｄと比べ第２図ｄは、ゲート■の下の酸化膜の断
差が小さいのでゲート電極の加工がしやすい。またドレ
イン不純物拡散層■がソース不純物拡散層■より下方に
あり、Ｓｉ中のソース・ドレイン間特にドレイン近傍の
電界進中がおさえられ、耐圧の高い電界効果トランジス
タが得られる。
差が小さいのでゲート電極の加工がしやすい。またドレ
イン不純物拡散層■がソース不純物拡散層■より下方に
あり、Ｓｉ中のソース・ドレイン間特にドレイン近傍の
電界進中がおさえられ、耐圧の高い電界効果トランジス
タが得られる。
第３図ａ〜Ｃは素子分離に用いた耐酸化性マスクの一部
を用いて上述の効果を実現する方法を示す。ａは素子領
域に耐酸化性マスクを形成したところである。これを酸
化した後（ｂ）、ドレイン領域の耐酸化性マスクを除去
する（Ｃ）。この後は第２図ａ〜ｄと同様である。
を用いて上述の効果を実現する方法を示す。ａは素子領
域に耐酸化性マスクを形成したところである。これを酸
化した後（ｂ）、ドレイン領域の耐酸化性マスクを除去
する（Ｃ）。この後は第２図ａ〜ｄと同様である。
第１図は従来の製造方法を示す断面図、第２図は本発明
による製造方法を示す断面図、第３因は素子分離に用い
た耐酸化性マスクを用いた方法を示す断面図である。図
において、 １：基 板 ２：酸化膜 ３：ゲート電極 ４：ソース拡散領域 ５ニドレイン拡散領域 ６：耐酸化性マスク 代理人 弁理士 則 近 憲 佑 （他１名）第１図
第２図 ’ｆ ／ ／ ／ 第３図
による製造方法を示す断面図、第３因は素子分離に用い
た耐酸化性マスクを用いた方法を示す断面図である。図
において、 １：基 板 ２：酸化膜 ３：ゲート電極 ４：ソース拡散領域 ５ニドレイン拡散領域 ６：耐酸化性マスク 代理人 弁理士 則 近 憲 佑 （他１名）第１図
第２図 ’ｆ ／ ／ ／ 第３図
Claims (2)
- （１） 素子領域上の一部を耐酸化性マスクで被覆した
後に酸化することによりゲート酸化膜の一部の膜厚を厚
くしたことを特徴とした半導体装置の製造方法。 - （２）上記耐酸化性マスクは素子分離工程で用いた耐酸
化性マスクの一部を除去したものを用いることを特徴と
した前記特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10249784A JPS60247973A (ja) | 1984-05-23 | 1984-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10249784A JPS60247973A (ja) | 1984-05-23 | 1984-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247973A true JPS60247973A (ja) | 1985-12-07 |
Family
ID=14329046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10249784A Pending JPS60247973A (ja) | 1984-05-23 | 1984-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275961A (en) * | 1990-11-23 | 1994-01-04 | Texas Instruments Incorporated | Method of forming insulated gate field-effect transistors |
-
1984
- 1984-05-23 JP JP10249784A patent/JPS60247973A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275961A (en) * | 1990-11-23 | 1994-01-04 | Texas Instruments Incorporated | Method of forming insulated gate field-effect transistors |
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