JPS6024651A - 障害処理方式 - Google Patents
障害処理方式Info
- Publication number
- JPS6024651A JPS6024651A JP58133221A JP13322183A JPS6024651A JP S6024651 A JPS6024651 A JP S6024651A JP 58133221 A JP58133221 A JP 58133221A JP 13322183 A JP13322183 A JP 13322183A JP S6024651 A JPS6024651 A JP S6024651A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- retry
- failure
- circuit
- fault
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は障害処理方式に係り、詳しくは、情報処理装置
内のプロセッサ部でハードウェア障害を検出した時の処
理方式に関する。
内のプロセッサ部でハードウェア障害を検出した時の処
理方式に関する。
第１図は情報処理装置の構成例である。図において、１
ａ、１ｂはプロセッサ部（ＣＰＬＩ）であり、それぞれ
バスｂを通してメモリ部２よりプログラムをフェッチし
て実行すると共に、該メモリ部２に対してデータの読出
しあるいは渥込みを行う。又、プロセッサ部１ａ、１ｂ
は必要に応じてそれぞれインタフェース７３．７４を通
してデータチャネル部（ＤＣＨ）３ａ、３ｂに入出力動
作を指示し、これを受けてデータチャネル部３ａ、３ｂ
はメモリ部２と入出力装置６ａ、、６ｂあるいはプロセ
ツサ部１ａ、ｌｂと入出力装置６ａ、６ｂ間の入出力動
作を制御する。４は該情報処理装置の保守・運転制御を
行うサービスプロセッサ部（ＳＶＰ）であり、５はサー
ビスプロセッサ部４への指示の投入あるいはサービスプ
ロセッサ部４からの情報の表示を行う入出力装置である
。
ａ、１ｂはプロセッサ部（ＣＰＬＩ）であり、それぞれ
バスｂを通してメモリ部２よりプログラムをフェッチし
て実行すると共に、該メモリ部２に対してデータの読出
しあるいは渥込みを行う。又、プロセッサ部１ａ、１ｂ
は必要に応じてそれぞれインタフェース７３．７４を通
してデータチャネル部（ＤＣＨ）３ａ、３ｂに入出力動
作を指示し、これを受けてデータチャネル部３ａ、３ｂ
はメモリ部２と入出力装置６ａ、、６ｂあるいはプロセ
ツサ部１ａ、ｌｂと入出力装置６ａ、６ｂ間の入出力動
作を制御する。４は該情報処理装置の保守・運転制御を
行うサービスプロセッサ部（ＳＶＰ）であり、５はサー
ビスプロセッサ部４への指示の投入あるいはサービスプ
ロセッサ部４からの情報の表示を行う入出力装置である
。
このような情報処理装置における従来のプロセッサ部の
障害処理に関するハードウェアの一例を第２図に示す。
障害処理に関するハードウェアの一例を第２図に示す。
第２図は便宜上、第１図におけるプロセッサ部１ａに関
する構成を示したもので、１０は障害検出回路、１１は
再試行可能か否かを示す表示子（再試行不可の時オンと
なるン、１７は再試行中を示す表示子、１２はオア回路
、ｊ３はアンド回路、１４は割込制御回路、１５はイン
バータ、１６は再試行制御回路、１８はサービスプロセ
ッサ部４あるいはプロセッサ部１ｂとのインタフェース
制御回路、加はプログラム実行部である。
する構成を示したもので、１０は障害検出回路、１１は
再試行可能か否かを示す表示子（再試行不可の時オンと
なるン、１７は再試行中を示す表示子、１２はオア回路
、ｊ３はアンド回路、１４は割込制御回路、１５はイン
バータ、１６は再試行制御回路、１８はサービスプロセ
ッサ部４あるいはプロセッサ部１ｂとのインタフェース
制御回路、加はプログラム実行部である。
再試行可能か否かを示す表示子１１の状態は、プロセッ
サ部ｌａ上での命令の実行状況（命令読出し、命令デコ
ード、演算実行、結果の格納等）に応じて刻々変化する
。障害検出回路１０により障害が検出された時、表示子
１１がオフで再試行が可能であり、かつ表示子１７がオ
フで再試行動作中でなければ、アンド回路の出力がオフ
で、インバータ１５の出力はオンであり、この時、再試
行制御回路１６により障害発生時点に実行されていた命
令の再試行が行われる（再試行中は表示子１７はオンと
なる）。そして、再試行が成功すると、再試行＊１ｆｌ
Ｊ御回路１６から割込制御回路１４に通知され、破割込
み制御回路工４により再試行成功の障害が発生したこと
を示す内部マシンチェック割込みを起こし、自プロセッ
サ部１９上のプログラムで再試行成功障害発生を記録す
る。
サ部ｌａ上での命令の実行状況（命令読出し、命令デコ
ード、演算実行、結果の格納等）に応じて刻々変化する
。障害検出回路１０により障害が検出された時、表示子
１１がオフで再試行が可能であり、かつ表示子１７がオ
フで再試行動作中でなければ、アンド回路の出力がオフ
で、インバータ１５の出力はオンであり、この時、再試
行制御回路１６により障害発生時点に実行されていた命
令の再試行が行われる（再試行中は表示子１７はオンと
なる）。そして、再試行が成功すると、再試行＊１ｆｌ
Ｊ御回路１６から割込制御回路１４に通知され、破割込
み制御回路工４により再試行成功の障害が発生したこと
を示す内部マシンチェック割込みを起こし、自プロセッ
サ部１９上のプログラムで再試行成功障害発生を記録す
る。
一方、障害検出回路１０により障害が検出された時、表
示子１１がオンで再試行が不能あるいは表示子１７がオ
ンで再試行に失敗したならば、オア回路１２の出力はオ
ン、アンド回路１３の出力もオンで、この時、割込制御
回路１４により内部マシンチェック割込みを起こし、自
プロセッサ部ｌａ上のプログラムに障害発生を通知する
とともに、インタフェ−ス制御回路１８、インタフェー
ス７２を介してプロセッサ部１ｂに外部マシンチェック
割込み信号を送り、プロセッサ部ｌｂ上のプログラムに
も障害発生を通知する。さらに、インクみ斗−ス剛御回
路１８はインタフェース７１を介してサービスプロセッ
サ部４にも障害発生を通知する。割込みにより障害の通
知を受けたプロセッサ部１ａおよびＩｂ上のプログラム
は、それぞれ独立にデータチャネル部３ａ、３ｂを介し
て入出力装置６ａおよび６ｂにプロセッサ部１ａの障害
を報告するメツセージを表示する。また、プロセッサ部
１ａかもの障害通知を受けたサービスプロセッサ部４は
、プロセッサ部１ａあるいはＩｂ上のプログラムとは別
に、入出力装置５にプロセッサ部１ａの障害を示すメツ
セージを表示する。
示子１１がオンで再試行が不能あるいは表示子１７がオ
ンで再試行に失敗したならば、オア回路１２の出力はオ
ン、アンド回路１３の出力もオンで、この時、割込制御
回路１４により内部マシンチェック割込みを起こし、自
プロセッサ部ｌａ上のプログラムに障害発生を通知する
とともに、インタフェ−ス制御回路１８、インタフェー
ス７２を介してプロセッサ部１ｂに外部マシンチェック
割込み信号を送り、プロセッサ部ｌｂ上のプログラムに
も障害発生を通知する。さらに、インクみ斗−ス剛御回
路１８はインタフェース７１を介してサービスプロセッ
サ部４にも障害発生を通知する。割込みにより障害の通
知を受けたプロセッサ部１ａおよびＩｂ上のプログラム
は、それぞれ独立にデータチャネル部３ａ、３ｂを介し
て入出力装置６ａおよび６ｂにプロセッサ部１ａの障害
を報告するメツセージを表示する。また、プロセッサ部
１ａかもの障害通知を受けたサービスプロセッサ部４は
、プロセッサ部１ａあるいはＩｂ上のプログラムとは別
に、入出力装置５にプロセッサ部１ａの障害を示すメツ
セージを表示する。
第３図は上記プロセッサ部１ａで障害が検出された時の
、プロセッサ部１ａのノ・−ドウエア動作、たものであ
る。
、プロセッサ部１ａのノ・−ドウエア動作、たものであ
る。
ところで、このような従来の障害処理方式には次のよう
な問題があった。
な問題があった。
（１） プロセッサ部で再試行不能な障害あるいは再試
行失敗となった障害が検出されたにもかかわらず、該プ
ロセッサ部でのプログラム実行が継続されているため、
該プログラム動作により、他プロセツサ部でのプログラ
ム処理に擾乱を与えたり、システムに必須のファイルを
破壊する恐れがある。
行失敗となった障害が検出されたにもかかわらず、該プ
ロセッサ部でのプログラム実行が継続されているため、
該プログラム動作により、他プロセツサ部でのプログラ
ム処理に擾乱を与えたり、システムに必須のファイルを
破壊する恐れがある。
（２） プロセッサ部で再試行不能な障害あるいは再試
行失敗となった障害が検出されたとき、他プロセツサ部
によりシステム運転が継続できる場合でも、障害プロセ
ッサ部上のプログラムあるいはサービスプロセッサ部に
よりシステム運転が継続できない場合と同様の報告が運
用者に対して行われるため、運用者に混乱を与える。
行失敗となった障害が検出されたとき、他プロセツサ部
によりシステム運転が継続できる場合でも、障害プロセ
ッサ部上のプログラムあるいはサービスプロセッサ部に
よりシステム運転が継続できない場合と同様の報告が運
用者に対して行われるため、運用者に混乱を与える。
本発明の目的は、プロセッサ部でゼ）試行不能な障害が
検出された時、あるいは再試行に失敗した時、障害によ
るシステムへの擾乱を防ぐと共に、運用者に混乱を与え
ることのない障害処理方式を提供することにある。
検出された時、あるいは再試行に失敗した時、障害によ
るシステムへの擾乱を防ぐと共に、運用者に混乱を与え
ることのない障害処理方式を提供することにある。
本発明は、プロセッサ部には障害検出回路からの信号に
よりプロセッサ部の動作を停止する停止指示回路を設け
ると共に、サービスプロセッサ部には障害処理指示回路
を設けて、プロセッサ部で再試行不能な２、−ドウエア
障害を検出した時あるいは障害の再試行が失敗した時、
該プロセッサ部でのプログラム実行を停止し障害による
システムへの擾乱を防止するとともに、他プロセツサ部
上で実行中のプログラムがあれば該プログラムに連用者
への障害報告を行うか否か等の障害処理を妄ね、いずれ
のプロセッサ部でもプログラム実行が行われていない時
又は障害プロセッサ部以外のプロセッサ部が存在しない
時だけサービスプロセッサ部が運用者への障害報告を行
うようにしたものである。
よりプロセッサ部の動作を停止する停止指示回路を設け
ると共に、サービスプロセッサ部には障害処理指示回路
を設けて、プロセッサ部で再試行不能な２、−ドウエア
障害を検出した時あるいは障害の再試行が失敗した時、
該プロセッサ部でのプログラム実行を停止し障害による
システムへの擾乱を防止するとともに、他プロセツサ部
上で実行中のプログラムがあれば該プログラムに連用者
への障害報告を行うか否か等の障害処理を妄ね、いずれ
のプロセッサ部でもプログラム実行が行われていない時
又は障害プロセッサ部以外のプロセッサ部が存在しない
時だけサービスプロセッサ部が運用者への障害報告を行
うようにしたものである。
以下、本発明の一実施例を説明するが、ここでｆｆｌｃ
ｌ図におけるプロセッサ１ａの障害処理に胸するハード
ウェア構成の本発明の一実施例を＠４図に示す。泥４図
において、ｌＯは障害検出回路、１１は再試行可能か否
かを示す表示子、１７は再試行中を示す表示子、１４は
割込制御回路、１６は再試行制御回路、１８はサービス
プロッサ部４とのインタフェース制御回路、１９はプロ
セッサ部の動作停止指示回路、加はプログラム実行部で
ある。又、第５図は第１図におけるサービスプロセッサ
部４の障害処理に関するハードウェアＭ４成の本発明の
一実施例であって、４０はプロセッサ部１ａ、ｌｂとの
インタフェース制御回路、４１は再試行可能か否かを判
定し、プロセッサ部に再試行を指示する再試行指示回路
、４２は他のプロセッサ部の状態を調べ他のプロセッサ
に障害処理を指示する回路、４３は入出力装＠５に障害
表示を行う表示制御回路である。
ｌ図におけるプロセッサ１ａの障害処理に胸するハード
ウェア構成の本発明の一実施例を＠４図に示す。泥４図
において、ｌＯは障害検出回路、１１は再試行可能か否
かを示す表示子、１７は再試行中を示す表示子、１４は
割込制御回路、１６は再試行制御回路、１８はサービス
プロッサ部４とのインタフェース制御回路、１９はプロ
セッサ部の動作停止指示回路、加はプログラム実行部で
ある。又、第５図は第１図におけるサービスプロセッサ
部４の障害処理に関するハードウェアＭ４成の本発明の
一実施例であって、４０はプロセッサ部１ａ、ｌｂとの
インタフェース制御回路、４１は再試行可能か否かを判
定し、プロセッサ部に再試行を指示する再試行指示回路
、４２は他のプロセッサ部の状態を調べ他のプロセッサ
に障害処理を指示する回路、４３は入出力装＠５に障害
表示を行う表示制御回路である。
今、プロセッサ部１ａの障害検出回路ｌＯで障害が検出
されると、インタフェース制御回路１８によりｔ−ビス
プロセッサ４に障害発生を通知するとともに、停止指示
回路１９によりプロセッサ部ｌａ上でのプログラム実行
動作を停止せしめる。
されると、インタフェース制御回路１８によりｔ−ビス
プロセッサ４に障害発生を通知するとともに、停止指示
回路１９によりプロセッサ部ｌａ上でのプログラム実行
動作を停止せしめる。
上記プロセッサ部１ａからの障害発生の通知は、サービ
スプロセッサ４のインタフェース制Ｇ’ｌ ｉＢ ４０
を介して再試行指示回路４１に渡される。プロセッサ部
１ａから障害発生の通知を受けた再試行指示回路４１は
、インタフェース制御部４０を介してまずプロセッサ部
１ａの内部情報を読出し、プロセッサ部１ａでの再試行
が可能か否かを判別する。もし表示子１１ 、１７がと
もにオフでプロセッサ部１ａでの再試行が可能ならば、
再試行指示回路４１はプロセッサ部１ａに再試行を指示
する。
スプロセッサ４のインタフェース制Ｇ’ｌ ｉＢ ４０
を介して再試行指示回路４１に渡される。プロセッサ部
１ａから障害発生の通知を受けた再試行指示回路４１は
、インタフェース制御部４０を介してまずプロセッサ部
１ａの内部情報を読出し、プロセッサ部１ａでの再試行
が可能か否かを判別する。もし表示子１１ 、１７がと
もにオフでプロセッサ部１ａでの再試行が可能ならば、
再試行指示回路４１はプロセッサ部１ａに再試行を指示
する。
サービスプロセッサ４かもの再試行指示は、インタフェ
ース制御回路１８を介してプロセッサ部１ａの再試行制
御回路１６に渡される。サービスプロセッサ部４から再
試行の指示を受けた再試行制御回路１６は、障害発生に
より実行が中断された命令の再試行を行い、再試行に成
功すると割込制御回路１４に通知し割込制御回路１４は
自プロセッサ部１ａ上のプログラムに対して再試行成功
の障害が発ログラムは、割込みレベル及び割込みコード
により割込み原因を知り、プロセッサ部１ａで再試行成
功の障害が発生したことをメモリ部あるいは外部記憶装
置に記録した後、プログラム動作を継続する。この再試
行成功の障害に関する記録は、ノ・−ドウエアの保守診
断時に利用される。
ース制御回路１８を介してプロセッサ部１ａの再試行制
御回路１６に渡される。サービスプロセッサ部４から再
試行の指示を受けた再試行制御回路１６は、障害発生に
より実行が中断された命令の再試行を行い、再試行に成
功すると割込制御回路１４に通知し割込制御回路１４は
自プロセッサ部１ａ上のプログラムに対して再試行成功
の障害が発ログラムは、割込みレベル及び割込みコード
により割込み原因を知り、プロセッサ部１ａで再試行成
功の障害が発生したことをメモリ部あるいは外部記憶装
置に記録した後、プログラム動作を継続する。この再試
行成功の障害に関する記録は、ノ・−ドウエアの保守診
断時に利用される。
サービスプロセッサ部４から再試行を受けたプロセッサ
部１ａで、命令の再試行に失敗した時、プロセッサ部１
ａはインタフェース７１を介してサービスプロセッサ部
４に再試行失敗を通知し、自らは再び停止状態になる。
部１ａで、命令の再試行に失敗した時、プロセッサ部１
ａはインタフェース７１を介してサービスプロセッサ部
４に再試行失敗を通知し、自らは再び停止状態になる。
プロセッサ部１ａから障害発生の通知を受け、その障害
がセ■試行不能な１憩害（プロセッサ部１ａの表示子１
１がオン）あるいは再試行に失敗した障害（プロセッサ
部１ａの表示子１７がオン）であった時、サービスプロ
セラ・す°部４の再試行指示回路４１は障害処理指示回
路４２に制御を渡す。この時、プロセッサ部１ａは停止
状態のままである。制御を引き継いだ障害処理指示回路
４２は、まず他プロセツサ部ｉｂの状態を調べ、プロセ
ッサ部１ｂにおいてプログラム実行中であれば、該指示
回路４２はインタフェース制御回路４０、インタフェー
ス７１を介してプロセッサ部ｌｂ内の外部マシンチェッ
ク割込原因表示レジスタ（図示せず）のプロセッサ部１
ａに対応する障害表示ビットをセット（“１″′をスキ
ャンイン）し、表示制御回路４３かも入出力装置５への
障害発生メツセージの表示は行わない。外部マシンチェ
ック割込原因表示レジスタかセットされると、プロセッ
サ部１ｂは外部マシンチェック割込みを起こし、プロセ
ッサ部ｌｂ上のプログラムにプロセッサ部１ａでのハー
ドウェア障害発生を知らせる。割込みを受付だプロセッ
サ部ｌｂ上のプログラムは、割込みレベル、割込みコー
ドにより他プロセツサ部１ａでのハードウェア障害発生
を知ると、システム運転を継続するか否か、プロセッサ
部１ａの障害を運用者に通知するか否か等を判断し、必
要があれば、データチャネル部３ｂを介して入出力装置
６ｂにプロセッサ部１ａ陣害を示すメツセージを表示す
る。
がセ■試行不能な１憩害（プロセッサ部１ａの表示子１
１がオン）あるいは再試行に失敗した障害（プロセッサ
部１ａの表示子１７がオン）であった時、サービスプロ
セラ・す°部４の再試行指示回路４１は障害処理指示回
路４２に制御を渡す。この時、プロセッサ部１ａは停止
状態のままである。制御を引き継いだ障害処理指示回路
４２は、まず他プロセツサ部ｉｂの状態を調べ、プロセ
ッサ部１ｂにおいてプログラム実行中であれば、該指示
回路４２はインタフェース制御回路４０、インタフェー
ス７１を介してプロセッサ部ｌｂ内の外部マシンチェッ
ク割込原因表示レジスタ（図示せず）のプロセッサ部１
ａに対応する障害表示ビットをセット（“１″′をスキ
ャンイン）し、表示制御回路４３かも入出力装置５への
障害発生メツセージの表示は行わない。外部マシンチェ
ック割込原因表示レジスタかセットされると、プロセッ
サ部１ｂは外部マシンチェック割込みを起こし、プロセ
ッサ部ｌｂ上のプログラムにプロセッサ部１ａでのハー
ドウェア障害発生を知らせる。割込みを受付だプロセッ
サ部ｌｂ上のプログラムは、割込みレベル、割込みコー
ドにより他プロセツサ部１ａでのハードウェア障害発生
を知ると、システム運転を継続するか否か、プロセッサ
部１ａの障害を運用者に通知するか否か等を判断し、必
要があれば、データチャネル部３ｂを介して入出力装置
６ｂにプロセッサ部１ａ陣害を示すメツセージを表示す
る。
プロセッサ部１ｂが停止状態でプログラム実行が行われ
ていない場合、あるいはシングル・プロセッサ構成でプ
ロセッサ部１ｂが接続されていない＠合、障害処理指示
回路４２は、プロセッサ部１ｂへの指示（スキャンイン
〕動作は行わず、表示制御回路４ｊに入出力装置５への
障害報告メツセージ表示を指示する。表示制御回路４３
は、障害処理指示回路４２からの指示に基づき、入出力
装置５に障害発生を報告するメツセージを表示する。
ていない場合、あるいはシングル・プロセッサ構成でプ
ロセッサ部１ｂが接続されていない＠合、障害処理指示
回路４２は、プロセッサ部１ｂへの指示（スキャンイン
〕動作は行わず、表示制御回路４ｊに入出力装置５への
障害報告メツセージ表示を指示する。表示制御回路４３
は、障害処理指示回路４２からの指示に基づき、入出力
装置５に障害発生を報告するメツセージを表示する。
第６図は上記プロセッサ部１ａで障害が発生したとぎり
プロセッサ部、サービスプロセッサ部の動作をフローで
示したもので、（ａ）はサービスプロセッサ部４の動作
、（ｂ）はプロセッサ部１ａの動作、（Ｃ）はプロセッ
サ部１ｂの動作である。
プロセッサ部、サービスプロセッサ部の動作をフローで
示したもので、（ａ）はサービスプロセッサ部４の動作
、（ｂ）はプロセッサ部１ａの動作、（Ｃ）はプロセッ
サ部１ｂの動作である。
本実施例では、運用者への障害報乞は入出力装ｆｆ１（
５，６ａ、６ｂ）により行われるとしたが、回線を介し
て遠隔へメツセージ送出、あるいは警報（ベル等）の鳴
動等によって障害の表示を行うこともできる。
５，６ａ、６ｂ）により行われるとしたが、回線を介し
て遠隔へメツセージ送出、あるいは警報（ベル等）の鳴
動等によって障害の表示を行うこともできる。
また、プロセッサ部１ａで障害が検出された時、再試行
可能な障害か、再試行不能な障害かの切分けをプロセッ
サ部１ａのハードウェアで行い、再試行不能な障害が検
出されたとき、あるいは再試行失敗のときにプロセッサ
部１ａからサービスプロセッサ部４に通知し、丹試行成
功の場合はサービスプロセッサ部４に通知しない方法も
考えられる。
可能な障害か、再試行不能な障害かの切分けをプロセッ
サ部１ａのハードウェアで行い、再試行不能な障害が検
出されたとき、あるいは再試行失敗のときにプロセッサ
部１ａからサービスプロセッサ部４に通知し、丹試行成
功の場合はサービスプロセッサ部４に通知しない方法も
考えられる。
抜だ、プロセッサ部１ａで再試行不能な障害が検出又は
再試行失敗となったとき、プロセッサ部１ａからサービ
スプロセッサ部４に障害を通知するとともに、プロセッ
サ部１ａからプロセッサ部１ｂに対して、直接、外部マ
シンチェック割込み要求信号を送出することとし、サー
ビスプロセッサ部４からプロセッサ部１ｂへのスキャン
イン（障害表示ビットを１にセット）を行わないように
する方法も考えられる。
再試行失敗となったとき、プロセッサ部１ａからサービ
スプロセッサ部４に障害を通知するとともに、プロセッ
サ部１ａからプロセッサ部１ｂに対して、直接、外部マ
シンチェック割込み要求信号を送出することとし、サー
ビスプロセッサ部４からプロセッサ部１ｂへのスキャン
イン（障害表示ビットを１にセット）を行わないように
する方法も考えられる。
なお、情報処理装置内にプロセッサ部が３つ以上ある場
合は、サービスプロセッサ部から障害を通知するプロセ
ッサ部の優先順位をあらかじめ決めておき、いずれかの
プロセッサ部で再試行不能なハードウェア障害が検出さ
れたとき、あるいはハードウェア障害の再試行が失敗と
なったとき、プログラム実行中でかつ最も優先順位の高
いプロセッサ部に障害発生を通知することにより、本実
施例と同様に行うことかできる。あるいは、優先順位の
判定は外部マシンチェック割込みマスクのオン／オンに
よりプログラムが行うこととし、プロセッサ部での再試
行不能な障害が検出されたときあるいは再試行失敗のと
きは他の全てのプロセッサ部に通知する方法も考えられ
る。
合は、サービスプロセッサ部から障害を通知するプロセ
ッサ部の優先順位をあらかじめ決めておき、いずれかの
プロセッサ部で再試行不能なハードウェア障害が検出さ
れたとき、あるいはハードウェア障害の再試行が失敗と
なったとき、プログラム実行中でかつ最も優先順位の高
いプロセッサ部に障害発生を通知することにより、本実
施例と同様に行うことかできる。あるいは、優先順位の
判定は外部マシンチェック割込みマスクのオン／オンに
よりプログラムが行うこととし、プロセッサ部での再試
行不能な障害が検出されたときあるいは再試行失敗のと
きは他の全てのプロセッサ部に通知する方法も考えられ
る。
以上の通り、本発明によれば、プロセッサ部で再試行不
能な障害か検出された時、あるいは再試行に失敗した時
、次のような効果が得られる。
能な障害か検出された時、あるいは再試行に失敗した時
、次のような効果が得られる。
（１）障害プロセッサ部でのプログラム実行は停止させ
るため、障害によるシステムへのｊ憂乱を防ぐことがで
きる。
るため、障害によるシステムへのｊ憂乱を防ぐことがで
きる。
（２）他のプロセッサ部がプログラム実行中であれば、
該プログラムに運、；５者への障害報告等の障害処理を
委ね、サービスプロセッサ部からの障害報告メツセージ
表示は行わないため、運用者に混乱を与えることがない
。
該プログラムに運、；５者への障害報告等の障害処理を
委ね、サービスプロセッサ部からの障害報告メツセージ
表示は行わないため、運用者に混乱を与えることがない
。
（３）他のプロセッサ部でプログラムが実行されていな
い場合、あるいは他プロセツサ部が存在しない場合は、
サービスプロセッサ部が運用者への障害報告を行うため
、プロセッサ部の障害によりシステムの運用が停止した
場合でも、運用者への障害報告は確実に行われる。
い場合、あるいは他プロセツサ部が存在しない場合は、
サービスプロセッサ部が運用者への障害報告を行うため
、プロセッサ部の障害によりシステムの運用が停止した
場合でも、運用者への障害報告は確実に行われる。
第１図は情報処理装置の構成例を示す図、第２図は従来
の障害処理方式のハードウェア構成の一例を示す図、第
３図は第２図の処理フローを示す図、第４図及び第５図
は本発明による障害処理方式のハードウェア構成の一実
施例を示す図、第６図は本発明による処理フローを示す
図である。 １ａ＋１ｂ・・・プロセッサ部（ＣＰＵ）、２・・・メ
モリ部（Ｍ Ｅ Ｍ ）、 ３ａ、３ｂ・・・データチ
ャネ＃１（ＤＣＨ）、４・・・サービスプロセッサ部（
ＳＶＰ）、 ５，６ａ、６ｂ−入出力装置、 １０・・
・障害積出回路、 １１・・・再試行可屈／不可能表示
子、 １２・・・ＯＲ回路、 １３・・・Ａ Ｎ Ｄ回
路、１４・・・割込制御回路、 １５・・・インノく一
タ、１６・・・再試行制御回路、 １７・・・再試行中
表示子、１８°°゛インタフ工−スｔｌｉｌＪ御回路、
１９・・・停止］旨ボ回路、 ４０・・・インタフェ
ース制御回路、 ４１・・・再試行指示回路、 ４２・
・・障害処理指示回路、４３・・・表示制御回路。 代理人弁理士 鈴 木 誠 第２図 ／４ ／コ 幇３図
の障害処理方式のハードウェア構成の一例を示す図、第
３図は第２図の処理フローを示す図、第４図及び第５図
は本発明による障害処理方式のハードウェア構成の一実
施例を示す図、第６図は本発明による処理フローを示す
図である。 １ａ＋１ｂ・・・プロセッサ部（ＣＰＵ）、２・・・メ
モリ部（Ｍ Ｅ Ｍ ）、 ３ａ、３ｂ・・・データチ
ャネ＃１（ＤＣＨ）、４・・・サービスプロセッサ部（
ＳＶＰ）、 ５，６ａ、６ｂ−入出力装置、 １０・・
・障害積出回路、 １１・・・再試行可屈／不可能表示
子、 １２・・・ＯＲ回路、 １３・・・Ａ Ｎ Ｄ回
路、１４・・・割込制御回路、 １５・・・インノく一
タ、１６・・・再試行制御回路、 １７・・・再試行中
表示子、１８°°゛インタフ工−スｔｌｉｌＪ御回路、
１９・・・停止］旨ボ回路、 ４０・・・インタフェ
ース制御回路、 ４１・・・再試行指示回路、 ４２・
・・障害処理指示回路、４３・・・表示制御回路。 代理人弁理士 鈴 木 誠 第２図 ／４ ／コ 幇３図
Claims (1)
- （１） プログラムの実行を行う１つ又は複数のプロセ
ッサ部と、前記プロセッサ部の保守・運転制御を行うサ
ービスプロセッサ部とを具備してなる情報処理装置にお
いて、プロセッサ部には、該プロセッサ部で再試行不能
なハードウェア障害を検出した時、あるいは該プロセッ
サ部でハードウェア障害の再試行に失敗した時、該プロ
セッサ部は自プロセッサ部上でのプログラム実行を停止
するとともに障害発生をサービスプロセッサ部に通知す
る手段を設け、サービスプロセッサには、前記プロセッ
サ部から障害発生の通知を受けると、他のプロセッサ部
の状態を調べ、他のいずれかのプロセッサ部がプログラ
ム実行中であれば、該プログラムに対し障害発生を通知
して障害処理を該プログラムに委ね、他のいずれのプロ
セッサ部に２いてもプログラム実行が行われていない場
合、又は他のプロセッサ部が存在しない場合は、該サー
ビスプロセッサの入出力装置を通じて運用者に障害発生
を通知する手段を設けたことを特徴とする障害処理方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133221A JPS6024651A (ja) | 1983-07-21 | 1983-07-21 | 障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133221A JPS6024651A (ja) | 1983-07-21 | 1983-07-21 | 障害処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024651A true JPS6024651A (ja) | 1985-02-07 |
| JPS6334492B2 JPS6334492B2 (ja) | 1988-07-11 |
Family
ID=15099559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133221A Granted JPS6024651A (ja) | 1983-07-21 | 1983-07-21 | 障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63221443A (ja) * | 1987-03-11 | 1988-09-14 | Nec Corp | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556672A (en) * | 1978-06-30 | 1980-01-18 | Fujitsu Ltd | Data processing system with service processor |
| JPS57143646A (en) * | 1981-03-03 | 1982-09-04 | Nec Corp | Error recovery system for logical device |
-
1983
- 1983-07-21 JP JP58133221A patent/JPS6024651A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556672A (en) * | 1978-06-30 | 1980-01-18 | Fujitsu Ltd | Data processing system with service processor |
| JPS57143646A (en) * | 1981-03-03 | 1982-09-04 | Nec Corp | Error recovery system for logical device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63221443A (ja) * | 1987-03-11 | 1988-09-14 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6334492B2 (ja) | 1988-07-11 |
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