JPS60246488A - シエ−デイング補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、原稿読取装置のシェーディング補正を行う
シェーディング補正装置に関する。

〔従来の技術〕

一般に、Ｃ０Ｄ（電荷結合素子）等の固体撮像素子をイ
メージセンサとして用いた原稿読取装置は第４麿のよう
に構成される。

第４図において、ＭＳは原稿、ＰＣは原稿支持ガラス、
ＬＰは蛍光ランプ等の光源、ＬＳはレンズ、１は上記固
体撮像素子を用いたイメージセンサ、２は増幅器、２０
０は２値化回路であり、基本的にこの装置は、光源ＬＰ
から原稿ＭＳに光照射を行って得られた反射光を該原稿
ＭＳの書画情報としてイメージセンサ１で光電変換し、
さらζこ該光電変換により得られた画信号ＣＥを増幅器
２で適宜に増幅して２値化回路２００に加えるよう動作
する。２値化回路２００ではこの加えられた画信号ＣＥ
と２値化基準レベルＥとの比較に基づいて所定の２値化
信号を形成する。

ところで、このような原稿読取装置においてはイ）光源
ＬＰの輝度分布にバラツキがあり、該光源ＬＰの中央部
から端部へいく程輝度が低下する。

口）ＣＯ３４乗則によりレンズＬＳの周辺部が暗くなり
、該周辺部付近で前記反射光のレベルが低下する。

ハ）イメージセンサ１として用いられる固体撮像素子自
体にも感度のバラツキがある。

等々の理由により光電変換後の画信号ＣＥのレベルが不
均一となって、上記２値化回路２００における信号処理
に悪影響を及ぼすことが多い。この様子を第５図のタイ
ムチャートに示す。

すなわち、原稿ＭＳ面の書画情報に対しである一走査に
おける画信号が正確には第５図（ａ）Ｊこ示すように採
取されるべきであるのに、上述したイ）〜ハ）の理由に
よって光電変換後の画信号ＣＥは第５図Φ）に示すよう
に不均一なレベルとなり、これを２値化回路２００で２
値化基準レベルＥとの比較のもとに２値化を行った場合
は第５図（ｃ）ｌこ示すように原稿ＭＳ面の実際の書画
情報とは随分と異なった信号が形成されてしまう。勿論
、このような２値化信号に基づいて画像を再生しても原
稿Ｍｓを忠実に再現することはできない。

そこで従来は、次に示すような装置を用いて上記画信号
のシェーディング補正を行っていた。

すなわちこの装置は、大きくは、上記画信号の伝送路に
設けられて該画信号のレベルを適宜に減衰補正するプロ
グラマブルアッテネータと、該アッテネータの減衰量を
制御するデータが格納されるメモリと、上記アンタネー
タの出力と予設定した所定の補正目標値とを比較する比
較器とを具えて構成されたものであって、上述した原稿
読取装置による当該原稿の基準白色部読取り時に、上記
メモリの記憶データを読出す動作、および該読出したデ
ータをこ前記アッテネータを強制減衰させる減衰要素を
付加して模擬データを形成する動作、および該形成した
模擬データに基づいて前記アッテネータを制御する動作
、および該制御されたアッテネータ出力と前記補正目標
値とを前記比較器で比較して上記形成した模擬データの
適否を判断する動作、および該判断に基づいて所要とす
るデータを上記メモリに書き込む動作を繰り返し実行す
ることｌこよって上記画信号の各単位ビットについての
それぞれ目標とする減衰量を示す補正用データを作成し
、この後該作成した補正用データに基づいて上記アッテ
ネータの減衰量を制御することによって所要のシェーデ
ィング補正を達成するようになっている。

ただしこの装置の場合、上記画信号のビット伝送速度に
対応したかなり短い時間をもって正確に上記メモリのデ
ータ読出しおよび書込みζこかかるアクセスを行う必要
があり、同メモリとして入手性の悪い特殊なものを使わ
ごるを得なかった。

〔発明が解決しようとする問題点〕

この発明は、上述した使用メモリの選定にあたっての不
都合を解消しようとするものである。

し問題点を解決するための手段及び作用〕この発明では
、適宜なサンプリング手段を設けて、当該原稿の基準白
色部読取り時に、上記画信号を１乃至複数ビットおきに
サンプリングし該サンプリングした信号を上記アッテネ
ータに与えるとともに、前述した原稿読取装置の主走査
の都度、このサンプリングのビット間隔に対応する回数
だけ同サンプリングの開始ビットを１ビツトずつ移動せ
しめるようにし、かつ上記メモリの読出しおよび書込み
にかかるアドレス指定をこのサンプリングしたピッ））
こそれぞれ対応して行うようにする。これにより、１つ
の処理対象データに関しての上記メモリの読出しおよび
書込みにかかるアクセスも、上記画信号を１乃至複数ビ
ットおきにサンプリングした分だけ時間的ζこ余裕をも
って行うことができるようになる。

し発明の効果〕 このように、この発明にかかるシェーディング補正装置
によれば、前述した補正用データを作成するにあたって
、上記サンプリング手段による画信号のサンプリング周
期に対応した時間毎に上記メモリの読出しおよび書込み
等にかかるデータ処理を行えばよく、同メモリとしても
汎用的で入手性の良いものを使用することができる。な
お、この作成した補正用データを用いて実際にシェーデ
ィング補正を行う動作サイクルにおいては、上記画信号
も１ピント毎にサンプリングされてレベル補正されるこ
とになるが、この際の上記メモリのアクセスはデータ読
出しに関するものだけであり、実用上何ら問題も生じな
い。

（実施例〕 以下、この発明にかかるシェーディング補正装置を添付
図面に示す実施例にしたがって詳細に説明する。

第１図はこの発明にかかるシェーディング補正装置の一
実施例を示すものであり、ここでは特に−例として２０
４８ビツトで構成される画信号ＣＥの各ビットに対して
２’＝２５６段階のレベル補正を行うことができる装置
について示している。またこの実施例装置では画信号Ｃ
Ｅの最大レベルの５０％のレベルをシェーディング補正
目標レベルとしている。なお、第１図におけるイメージ
センサ１および増幅器２はそれぞれ第４図に示したもの
と同様のものであり、重複する説明は省略する。

ただし、イメージセンサ１は同第４図に示すようにライ
ンスタート信号ＬＮＳＴおよびビデオクロククφ１に基
づいて前述した反射光の光電変換を順次実行するもので
あり、また増幅器２は便宜上画信号ＣＥの白画素を示す
信号レベルのうちの最小レベルが上記画信号ＣＥの最大
レベルの５０％のレベル以上となるよう利得設定されて
いるとする。

はじめｌこ、この実施例装置を構成する各ブロックの機
能について簡単に説明しておく。

プログラマブルアッテネータ３は、例えばこの装置の場
合、８個のトランジスタスイッチアレイを有して構成さ
れており、ラッチ回路１２から出力される８ビツトのデ
ータの内容に対応してこれらトランジスタスイッチアレ
イの１オン」　「オフ」態様が制御され、入力される画
信号ＣＥにこれらスイッチ態様に対応した種々のアッテ
ネートを与えるよう機能する。したがって、これら８個
のトランジスタスイッチによる各アッテネートレベルが
全て異なるものとすれば最大で２”＝２５６通りのアッ
テネートレベルを作り出すことができ、前述したように
上記画信号ＣＥに対して２５６段階のレベル補正を行う
ことができる。なお、ラッチ回路１２から出力される上
記８ピントのデータの内容は後述するシェーディング補
正動作時にはビデオクロンクφ１に同期して更新される
ものであり、上記２５６段階のレベル補正も画信号ＣＥ
の１ビツト毎に実行される。

ピークホールド回路４は、上記画信号ＣＥを抽出してこ
の最大レベルを保持するよう機能する周知の回路であり
、この保持信号ＰＨは、この実施例装置の場合、同一抵
抗値を有する２つの抵抗器Ｒ１およびＲ２により５０％
のレベルに分圧されシェーディング補正目標レベルの信
号ＳＥとして比較器５の一方入力端子に加えられる。

比較器５は、上記信号８Ｅとプログラマブルアッテネー
タ３から出力される補正画信号ＲＣＥとを受入してこれ
らの信号レベルを比較し、信号ＳＦのレベルより信号Ｒ
ＣＥのレベルが大きい場合に論理値″０″となり、小さ
い場合に論理値″１″となる比較信号ＣＯＭＰを出力す
るよう構成されている。

マルチプレクサ６は、上記比較器５の出力信号ＣＯＭＰ
をＡ入力に、また動作開始とともに常に論理値”１”に
ある状態設定信号ＳＴＥＭをＢ入力に受入してこれらを
後述するタイミング信号φ２に基づき選択的に出力端子
Ｙから出力するものであり、特にこの装置においては上
記タイミング信号φ２が論理値゛１′となる毎にＢ入力
の信号ＳＴＥＭを選択し、論理値パＯ”となる毎にＡ入
力の信号ＣＯＭＰを選択するよう機能する。これら選択
された信号は信号ＳＥＬとしてアドレッサブル２ノチ回
路７のＤ／Ｉ端子に取込まれる。

アドレッサブルランチ回路７は、イネーブル信号ＥＮ１
が論理値１１１１１となっている条件で、８つの出力端
子Ｑｏ＝Ｑ７のうちラインカウンタ８の計数出力に基づ
いて指定される１つの出力端子から上記Ｄ／Ｉ端子に取
込んだ信号ＳＥＬを出力するものである。ただし、ライ
ンカウンタ８は、この実施例の場合原稿走査の一走査開
始毎に印加されるラインスタート信号ＬＮＳＴの分周器
１６による２分周信号化基づいて順次計数を進める８進
カウンタであり、上記出力端子Ｑｏ−Ｑｔは原稿の２回
の走査毎に出力端子Ｑｏから順に指定されていくものさ
する。なお、これら出力端子Ｑ。

〜Ｑ７からそれぞれ出力される信号Ｓｌｌ〜５ｌｌｌの
うち上記カウンタ８の計数出力により指定されていない
端子の出力信号は全て無条件に論理値”０”となり、ま
たイネーブル信号ＥＮ１が論理値″０”であるときには
上記信号Ｓ１１””５ｉ１１は全て無条件に論理値”０
″となる。

３ステートバツフア９は、イネーブル信号ＥＮ２１ζ基
づいて３つの状態をとるバッファであり、この装置にお
いては上記イネーブル信号ＥＮ２が論理値”１”にある
とき排他的オア回路ＥＸ、ＯＲ。

〜ＥＸ、ＯＲ８の出力信号８２１−８２８のそれぞれの
内容に対応した論理値°゛１”または論理値″０”の信
号Ｓ４１’＝８４８を出力してＲＡＭ（ランダムアクセ
スメモリ１１１のアドレスカウンタ１０により指定され
る記憶領域ζここれら信号Ｓ４１〜Ｓ４Ｆ＋の内容を書
込み、また上彰イネーブル信号ＥＮ２が論理値″０”に
あるときには上記信号８２１〜８２ｇの内容に係わらず
信号Ｓ４１’＝８４８を遮断する（論理値”工”でも“
Ｏ″でもない状態とする）よう機能する。

アドレスカウンタ１０は、ビデオクロックφＪに同期し
て計数動作を繰り返し、該計数出力１（よってＲＡＭＩ
　１の書込みアドレスおよび読出しアドレスを順次指定
するカウンタであり、ここでは１１ビツトの計数出力？
こより前記画信号ＣＥの各ビット（１行あたりの各画素
）に対応した２１１＝２０４８のアドレス指定を実行す
るものとする。

ＲＡＭＩＩは、シェーディング補正用データを記憶する
ためのメモリであり、上記アドレスカウンタ１０の計数
出力により指定される記憶領域で前記信号Ｓ４１””Ｓ
４ａの書込みおよびこれら書込んだ信号の読出しを行う
。ただしこの装置において、後述する補正用データ作成
時のこれら書込ろおよび読出し動作はタイミング信号φ
２に基づいて行われるものであり、該信号φ２が論理値
″０″となっている期間内に書込み動作が行われ、論理
値”１”きなっている期間内に読出し動作が行われる。

また、シェーディング補正時はビデオクロックφ１に基
づいて同データの読出し動作が行われる。該ＲＡＭ１１
の読出しデータは信号ＳＳＩ〜Ｓ６８としてそれぞれオ
ア回路ＯＲ，−０Ｒ８を介してランチ回路１２にランチ
され、前述のようにプログラマブルアッテネータ３の駆
動制御を行うとともに、シェーディング補正用データ形
成動作時にはアンド回路ＡＤ、〜ＡＤｓを介し、さらに
排他的オア回路ＥＸ　、ＯＲ，〜ＥＸ、ＯＲｇで前記ア
ドレッサブルラッチ回路７の出力信号Ｓ１１〜８１８と
排他的オア条件がとられてフィードバックされる。

サンプル制御回路１３は、セレクタ１４がＢ入力選択状
態にあるとき、上述したビデオクロックφ１およびライ
ンスタート信号ＬＮＳＴに基づいてサンプルホールド回
路１５による前記画信号ＣＥのサンプルタイミングを制
御する回路であり、この実施例では特に、同画信号ＣＥ
を１ビツトおきにサンプリングせしめるさともに、前記
原稿読取装置の原稿走査の都度、すなわち上記ラインス
タート信号ＬＮＳＴが加えられる都度、このサンプリン
グ開始ビットを第１ビツトと第２ビツトとζこ交互に切
換えるような制御を実行するものとする。

これ−こよりサンプルホールド回路工５は、このセレク
タ１４のＢ入力選択時、すなわぢシ２−ディフグ補正用
データ作成時には、上記原稿走査がなされる都度、当該
画信号について、その奇数ビット１こ対応する信号を順
次抽出保持する動作と、その偶数ビットに対応する信号
を順次抽出保持する動作とを交互に実行し、これら抽出
保持した信号を随時上述したプログラマブルアッテネー
タ３に送出するようになる。なお、上記セレクタ１４は
、上述したイネーブル信号ＥＮＩをその選択信号として
利用しており、同イネーブル信号ＥＮＩが論理値″０″
となっているときに六入力を選択し、同イネーブル信号
ＥＮＩが論理値＋１１１＋となっているさきにＢ入力を
選択するよう選択条件が設定されている。したがって、
上記シェーディング補正用データ作成時以外のときをこ
は、該セレクタ１４においてＡ入力のビデオクロックφ
１が選択され、上記サンプルホールド回路１５において
もこのビデオクロックφ１１こ同期して画信号ＣＥの各
ビットに対応する信号を順次抽出するよう動作する。

他のセレクタ１８および１９および２０においても、そ
の選択条件は上記セレクタ１４と同様に設定されている
。

ラインカウンタ１７は、上記アドレスカウンタ１０のオ
ーバーフロー信号ＯＦに基づいて順次計数を進めるカウ
ンタである。したがってこの装置の場合、セレクタ１８
による選択動作との兼ね合いで、同セレクタ１８が六入
力を選択しているとき（すなわちイネーブル信号ＥＮＩ
が論理値”０”にあるとき）にはアドレスカウンタ１０
の計数内容に対応してＲＡＭＩ　１の通常のアドレス指
定が行われるが、同セレクタ１８がＢ入力を選択してい
るとき（イネーブル信号ＥＮＩが論理値”■”）には、
アドレスカウンタ１０の最下位ビットに対応するＲＡＭ
Ｉ　ｌのアドレス端子が原稿の一走査毎に論理値゛０”
または１１”に固定されるため、同原稿走査の都度、Ｒ
ＡＭ１１の奇数番地を指定するアドレス指定動作と同Ｒ
ＡＭＩＩの偶数番地を指定するアドレス指定動作とが交
互に実行されることとなる。なお、この際指定されるＲ
ＡＭＩＩの番地と上記サンプルホールド回路１５にて抽
出される画信号ＣＥのビットとはそれぞれ対応する関係
にある。

次に、この実施例装置全体の動作について説明する。

この装置は、原稿読取装置が一枚の原稿を読取るに際し
、大きくは １）ＲＡＭクリアー動作 ２）シェーディング補正用データ作成動作３）シェーデ
ィング補正動作 という３段階の動作ｌこより所望のシェーディング補正
を実施するものであり、以下第２図、第３図も同時に参
照してこれら各動作を順次詳述する。

なお、第２図は上記１）〜３）の動作について全体的推
移を示すタイムチャートであり、第３図はシェーディン
グ補正用データとプログラマブルアッテネータ３による
レベル補正度合との関係を示す線図である。ただし、第
２図のタイムチャートにおいては、説明の便宜上原稿読
取装置における一走査毎の帰線時間が零時間であるとし
て示している。また、このタイムチャートは第１図ｔこ
示した各信号の状態を示すものであるが、特にタイミン
グ信号φ２、イネ　プル信号ＥＮ］およびＥＮ２につい
ては第１図１こ図示しないタイミング発生器によりビデ
オクロ／りφ１またはラインスタート信号ＬＮＳＴに基
づいて適宜ζこ形成され出力されるものとする。

１）ＲＡＭクリアー動作 この動作は、原稿読取装置の当該原稿に対する第１走査
時間すなわち第１行目の読取り時間Ｔ１（第２図参照）
を利用して行われる。

さてこの時間Ｔ１においては、第２図（ｆ）　、　（ｇ
）ｔよびＯすｌこ示すようにイネーブル信号ＥＮＩの論
理値力げＯ″タイミング信号φ２の論理値力ｃｏ”、イ
ネーブル信号ＥＮ２の論理値力げ１″にそれぞれ保持さ
れることから、アドレッサブルラッチ回路８の出力信号
８１□〜５ｌ１１の論理値は全て”０”アンド回路ＡＤ
、　〜ＡＤ、（７）出力信号５３１−８３ｇの論理値も
全て０”、したがって排他的オア回路ＥＸ、ＯＲ，〜Ｅ
Ｘ、ＯＲ８の出力信号Ｓ２１〜Ｓ２１＋の論理値も全て
０”となり、この−走査が終了する間にＲＡＭＩ　１の
全ての記憶領域に論理値”ｏ″が書込まれることになる
。これによりＲＡＭＩ　ｌはクリアーされる。

２）シェーディング補正用データ作成動作この動作は、
８ピントのシェーディング補正用データを作成するため
に、原稿読取装置の当該原稿に対する第２〜第１７走査
時間すなわち第２行目から第１７行目までの１６行分の
全白部分の読取り時間Ｔ２（第２図（ａ）参照）を利用
して行われる。

さてこの時間Ｔ２ｉζおいては、イネーブル信号ＥＮＩ
が論理値″１”に保持され（第２図（ｆ）参照）、タイ
ミング信号φ２およびこの反転信号ｎおよびイネーブル
信号ＥＮ２がそれぞれマルチプレクサ６およびアンド回
路ＡＤ、〜ＡＤ８の一方入力および３ステートバツフア
９に加えられることから（第２図（ｇ）および（ｈ）参
照）、マルチプレクサ６に加えられている常時論理値”
１″の状態設定信号ＳＴＥＭと比較器５の比較出力ＣＯ
ＭＰとが上記タイミング信号φ２の論理値に対応して交
互にアドレッサブルラッチ回路８に取込まれて所定のシ
ェーディング補正用データ作成動作が実行される。

例えば、サンプルホールド回路１５で抽出保持された原
稿の第２行第１画素に対し、タイミング信号φ２が論理
値″′１″となっているはじめの半周期においては、論
理値゛１″の信号ＳＴＥＭが信号ＳＥＬとしてアドレッ
サブルラッチ回路７の端子Ｄ／Ｉにラッチされるため、
該アドレッサブルラッチ回路７からは信号８１１だけが
論理値゛１″で他の信号８１□〜５ｉ１１は論理値”θ
″となる８つの信号Ｓ１１〜５Ｉｌｌが出力される（ラ
インカウンタ８もイネーブル信号ＥＮＩが論理値°。

１″であることを条件に作動するものであり、この時点
ではじめて「１」を計数してアドレッサブルラッチ回路
７の端子Ｑ。を指定する）。またこの時点においては、
アンド回路ＡＤ、〜ＡＤ８に加わるタイミング信号１１
２が論理値゛０”であることから信号５３ｔ−ｓｓｓは
無条件に論理値”０”となり、これら信号ＳＳｔ〜８３
８と上記信号Ｓｌｌ〜ｓｔｓとが排他的オア回路ＥＸ、
ＯＲ，〜ＥＸ、ＯＲ。

で排他的オア条件がとられた信号Ｓ２１””’８２Ｍは
信号Ｓ２１だけが論理値”１”、他が論理値゛０”とな
る。これら信号ｓｚ＋　ｘ３ｚ＊はオア回路ＯＲ。

〜０Ｒ１１を介してランチ回路１２にラッチされ（この
時点でＲＡＭＩ　１の出力信号５ＳＩ−８５１１は全て
論理値”０″であるｒ’１０００００００Ｊ　のデータ
としてプログラマブルアッテネータ３を駆動する。とこ
ろでこの実施例装置において、上記データｒ１００００
０００ｊは第３図に示すようｌこプログラマブルアッテ
ネータ３に対して７５チのアッテネートを指示するデー
タであり、該プログラマブルアッテネータ３に入力され
た画信号ＣＥはこの時点で７５％のレベルに減衰される
。

次に、同じく原稿の第２行第１画素に対し、タイミンク
信号φ２が論理値゛０”となる後の半周期においては、
比較器５＃ζおける上記７５％のレベルに減衰された信
号ＲＯＥとピークホールドレベルの５０％のレベルの信
号ＳＥとの比較出力ＣＯＭＰが信号ＳＥＬとしてアドレ
ッサブルラッチ回路７の端子Ｄ／Ｉにラッチされるため
、該アドレッサブルラッチ回路７からは信号Ｓ１１だけ
が上記信号ＣＯＭＰの内容に応じて論理値”１″または
”０”となり他の信号８１□〜ｓａＲは論理値゛０”と
なる８つの信号Ｓｌｌ　〜５ｉ１１が出方される。

因みに信号ＣＯＭＰの論理値、したがって信号８１１の
論理値は、上記信号ＳＥよりも上記信号ＲＣＥだ大きか
ったときに０”、小さがったときに１″となる。またこ
の時点においては、アンド回路ＡＤ、〜ＡＤ８に加わる
タイミング信号９６２が論理値″１′であることから、
先にランチ回路１２にラッチされた論理値″１′”の信
号（信号８２１）とこのタイミング信号￥７とがアンド
条件を成立して信号Ｓ３１だけが論理値”１″となり、
他の信号Ｓ３□〜ＳａＳが論理値”０”である８つの信
号８３１〜Ｓ３＠が排他的オア回路ＥＸ、ＯＲ，−ＥＸ
。

ＯＲ，でそれぞれ上記信号ｓｌｌ　〜Ｓ１８と排他的オ
ア条件をとられ、この結果信号ｓ２Ｉだけが上記信号８
１１の内容ｔこ応じて論理値゛ｏｎまたは”１″となり
、他の信号８２２〜５２１１は論理値“０”となる８つ
の信号５２１−８２１１が３ステートバッファ９に取込
まれる。勿論、この時点においてはイネーブル信号ＥＮ
２の論理値が”１″、タイミング信号φ２の論理値が０
′”となっていることから上記３ステートバツフア９に
取込まれた信号８２１〜Ｓ２Ｒと同様の内容をもつ信号
８４□〜８４８（第５図（ｍ）参照）がこの３ステート
バツフア９から出力されてＲＡＭ１１のアドレスカウン
タ１０およびラインカウンタ１７１こより指定された画
信号ＣＥの第１ピント（第１画素）に対応する記憶領域
に書込まれる。すなわち、前記比較器５で信号ＳＥと比
較される信号ＲＣＥのレベルが、この信号ＳＥよりも大
きかった場合はｒｌｏｏｏｏｏｏｏｊという内容のデー
タが書込まれ、この信号ＳＥよりも小さかった場合はｒ
ｏ　ＯＯＯ００００Ｊという内容のデータが書込まれる
。

第２行第３画素〜第２行第２０４７画素について、さら
には第３行第２画素〜第３行第２０４８画素についても
、第２図に示した各信号のそれぞれの態様に基づいて上
記と同様の動作が繰り返し行われる。

また、第４行以降は、上記動作に加えて各画素に対する
タイミング信号φ２が論理値”１”となる毎にそれまで
書込まれたＲＡＭＩ、ｌの当該画素Ｉこ対応するデータ
内容が信号８５１〜Ｓ５８として読出されてラッチ回路
１２にラッチされるため、プログラマブルアッテネータ
３′は行が進む毎に前記入力される画信号ＣＥのレベル
を順次前記ピークホールドレベルの５０％のレベルに追
込んでいくよう動作する（第２図（ｉ）参照）。すなわ
ちこの実施例装置においては、第３図に示すようにラン
チ回路１２にラッチされるデータが上位ビットから論理
値゛１″となっていく毎に画信号ＣＥのレベルを７５％
、６２．５チ、５６．２５チ、５３．１２５チ・・・と
減衰していくようプログラマブルアッテネータを構成し
ており、例えば、第２行目の走査時のある画素に対して
ｒｌｏｏｏｏｏｏｏＪというデータがＲＡＭＩ　１に書
込まれ、第４行目の走査時の当該画素の前半時にｒｌｌ
ｏｏｏｏｏｏｊというデータでプログラマブルアッテネ
ータ３を駆動したところ（画信号ＣＥを６２．５％のレ
ベルに減衰）、この補正画信号ＲＣＥのレベルがいまだ
信号ＳＥのレベルよりも大きかった場合には「１１００
００００ＪというデータがＲＡＭＩ　ｌζこ書込まれて
次の第６行目の走査時の当該画素の前半時にはｒｌｌｌ
ｏｏｏｏｏＪというデータでプログラマブルアッテネー
タ３が駆動されることからこのとき画信号ＣＥは６２．
５％と５０％との中間の５６．２５％に減衰され、また
上記補正１１！ｉｉ信号ＲＣＥのレベルが信号ＳＥのレ
ベルよりも小さくなった場合にはＩＩ　０００００００
」というデータがＲＡＭ１１に書込まれて次の第６行目
の走査時の当該画素の前半時にはｒｌｏｌｏｏｏｏｏＪ
というデータでプログラマブルアッテネータ３が駆動さ
れることからこのとき画信号ＣＥは７５％と６２゜５％
との中間の６８．７５％に減衰される。

以下、他のいかなる場合においても第３図に示した関係
が保たれるものをする。

このようにしてシェーディング補正用データ作成動作が
順次実行され、最終段階である第１７行目の走査に対す
る処理に達すると、信号ｓ４．〜Ｓ４８の状態すなわち
ＲＡＭＩ　１に書込才れるデータの状態は各画素につい
て全ていずれかの論理内容を持った状態となる。勿論、
これらデータの論理内容はプログラマブルアッテネータ
３に入力される画信号ＣＥの各画素レベルが前記ピーク
ホールドレベルの５０％のレベルに最も近く減衰される
よう該プログラマブルアッテネータ３を駆動制御する内
容である。

３）シェーディング補正動作 上述したシェーディング補正用データ作成動作が終了す
ると原稿読取装置の当該原稿に対する第１８走査以降の
時間すなわち第１８行目の読取り以降の時間Ｔ３（第２
図（ａ）参照）からは自動的にシェーディング補正動作
に移る。

すなわちこの時間Ｔ３においては、第２図（ｆ）および
（ｈ）に示すようにイネーブル信号ＥＮＩおよびＥＮ２
が共に論理値″θ″となるためアドレッサブルラッチ回
路７および３ステートバツフア９は共に非能動状態とな
り、ＲＡＭＩ　ｌからの前記作成したシェーディング補
正用データの読出し動作およびラッチ回路１２Ｉこおけ
るラッチ動作のみがビデオクロックφｌに基づいて繰り
返し実行される。したがってプログラマブルアッテネー
タ３は、以後いかなる画信号ＣＥが入力されてもこれら
画信号の各画素毎に前述したレベル補正を実施し、該入
力画信号ＣＢが「全白」を示すものであった場合正こは
ほぼ均等に前記ピークホールドレベルの５０％のレベル
となり、「白黒混合」を示すものであった場合１こは前
記ピークホールドレベルの５０％のレベルを１白、」画
素のレベルの基準として［黒」画素のレベルに対しても
それぞれ当該画素について同じ割合だけ減衰されたレベ
ルを示す補正１ＩｈＩ信号ＲＣＥを出力する（第２図（
ａ）および（ｉ）参照）。

これにより、前記イメージセンサ１にて光電変換された
画信号ＣＥは完全にシェーディング補正されることにな
りこの後２値化回路で２値化基準レベルとの比較のもと
に２値化変換を行ったとしても当該原稿の８画情報に忠
実に対応する信頼性の高い画信号として後段装置に伝送
することができる。

なお、この実施例装置において、上述した１）ＲＡＭク
リアー動作２）シェーディング補正用データ作成動作３
）シェーディング補正動作は各原稿毎に実施されるもの
であり、原稿が変わった場合には該変わった原稿の白色
面に対する画信号ＣＥのピークホールドレベルに基づい
てあらたにシェーディング補正用データが作成される。

ただし、原稿が変わったことを検知してこの装置を初期
化（ピークホールドの解除も含む）する手段は周知の技
術で容易に構成できるものであり１．この図示は省略し
た。

ところで、この実施例装置のようζこ原稿が変わる毎に
その原稿に応じた基準白色レベルを設定するのが好しい
方法ではあるが、原稿毎の白色レベルの変化が少ないよ
うな場合あるいは上記基準白色レベルを意図的に同一レ
ベルとしたい場合にはピークホールド回路４を削除して
基準白色レベルを固定化することもできる。（ただし増
幅器２により十分に画信号増幅がなされているきする）
。

すなわちこの場合、適宜な固定電源を用意してこの電源
から前記基準レベル信号ＳＥを発生させ前記比較器５の
一方人力ｌこ加えればよい。また上記ピークホールド回
路４を用いる場合であっても、抵抗器Ｒ，およびＲ２に
よる分圧態様によって、上記基準白色レベルをピークホ
ールドレベルの５０チのレベルに限らない任意のレベル
に設定できることは勿論である。

さらにこの実施例装置においては、原稿が変わる毎にあ
らたな補正用データを作成できるよう、これらデータの
記憶手段としてＲＡＭを用いたが、単に当該原稿読取装
置の装置自体の特性のバラツキ（光源の輝度分布のバラ
ツキ、レンズの光透過度合のバラツキ、イメージセンサ
の感度バラツキ等々）を補正する目的であればプログラ
マブルＲＯＭ（ＩＪ−ドオンリメモリ）等を用いて一度
作成した補正用データを固定化することもできる。

また、第１図に示したマルチプレクサ６、ラインカウン
タ８、アドレッサブルラッチ回路７、排他的オア回路Ｅ
Ｘ、ＯＲ，〜ＥＸ、ＯＲｓ、３ステートバツフア９、Ｒ
ＡＭＩＩ、オア回路ＯＲ，〜ＯＲｓ、ランチ回路１２お
よびアンド回路ＡＤ。

〜ＡＤ、により構成される補正データ作成手段１こつい
てもこれら各回路の使用が限定されるものではなく、前
記と同等の機能を有するものであれば他のいかなる論理
回路を用いて構成してもよく、さらにこの装置で作成す
るシェーディング補正用データのビット数もプログラマ
ブルアッテネータの仕様により決定されるものであって
この設定は任意である。勿論このプログラマブルアッテ
ネータの仕様によってはこれによるレベルの補正態様も
第３図に示したものに照らず任意さなる。

またこの実施例装置ｌこおいては、前述したシェーディ
ング補正用データ作成動作を、原稿読取装置の当該原稿
に対する１６行分の全日部分読取り時間を利用して画信
号ＣＥの１ビツトおきに行うものとしたが、これらの設
定も任意であり、要は、上記画信号ＣＥを１乃至複数ビ
ットおきにサンプリングしてこれをプログラマブルアッ
テネータに与えるとともに、上記原稿読取装置の主走査
の都度、このサンプリングのビット間隔に対応する回数
だけ同サンプリングの開始ビットを１ビツトずつ移動せ
しめるようなサンプリング手段と、このサンプリング手
段によりサンプリングされる画信号ビットに対応して上
記メモリの読出しおよび書込みアドレスを指定し得るよ
うなアドレス指定手段とを設けるようにすれば、同シェ
ーディング補正用データ作成動作に関して、画信号採取
についてのいかなる条件を設定してもよい。

【図面の簡単な説明】 第１図はこの発明にかかるシェーディング補正装置の一
実施例構成を示すブロック図、第２図は第１図に示した
実施例装置の動作例を示すタイムチャート、第３図は第
１図に示した実施例装置によって作成されるシェーディ
ング補正用データと同、装置によって実際に補正される
画信号のレベル補正度合との関係を示す線図、第４図は
一般的な原稿読取装置の構成を模式的ｔこ示すブロック
図、第５図は第４図に示した原稿読取装置によって採取
される画信号の態様を示すタイムチャートである。 １・・イメージセンサ、２・増ｆｌ’Ｊ＝　Ｒａ、３・
・プログラマブルアッテネータ、４　ピークホールド回
路、５・・・比較器、６・・マルチプレクサ、７・・ア
ドレッサブルランチ回路、８．ｊ７　ラインカウンタ、
９・３ステートバツフア、ｌＯアドレスカウンタ、１１
・ＲＡＭ、１２　ラッチ回路、１３・サンプル制御回路
、１４．１８，１９．２０・・・セレクタ、１５・・・
サンプルホールド回路、１６・・・分局器

Claims (1)

【特許請求の範囲】
1. 原稿読取装置で光電変換された画信号の伝送路に配され
   て該画信号のレベルを適宜に減衰補正するプログラマブ
   ルアッテネータと、書込みおよび読出しの可能なメモリ
   と、前記アッテネータの出力と予設定した所定の補正目
   標値とを比較する比較器とを具え、前記メモリからデー
   タを読出しこれに前記アッテネータを強制減衰させる減
   衰要素を付加した模擬データをもって前記アッテネータ
   を制御する動作と、該制御されたアッテネータ出力と前
   記補正目標値とを比較して当該模擬データの適否を判断
   し該判断に基づいて所要とするデータを前記メモリに書
   込む動作とを適宜繰り返すことにより前記アッテネータ
   から出力される画信号のレベルを前記補正目標値に追い
   込み、これによって前記画信号の各単位ビットｉこつい
   てのそれぞれ目標とする減衰量を示す補正用データを作
   成するシブ−ディング補正装置において、前記画信号を
   １乃至複数ビットおきにサンプリングしてこれを前記ア
   ッテネータに与えるとともに、前記原稿読取装置の主走
   査の都度、このサンプリングのピント間隔に対応する回
   数だけ同サンプリングの開始ビットを１ビツトずつ移動
   せしめる画信号サンプリング手段と、該サンプリング手
   段のサンプリングビットに対応して前記メモリの読出し
   および書込みアドレスを指定するアドレス指定手段とを
   設けたことを特徴とするシェーディング補正装置。