JPS60231279A - シエ−デイング補正方式 - Google Patents
シエ−デイング補正方式Info
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- JPS60231279A JPS60231279A JP8820284A JP8820284A JPS60231279A JP S60231279 A JPS60231279 A JP S60231279A JP 8820284 A JP8820284 A JP 8820284A JP 8820284 A JP8820284 A JP 8820284A JP S60231279 A JPS60231279 A JP S60231279A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、原稿読取装置のシェーディング補正を行な
うシェーディング補正方式に関する。
うシェーディング補正方式に関する。
一般に、ＣＣＤ （電荷結合素子）等の固体撮像素子を
イメージセンサとして用いた原稿読取装置は第１図のよ
うに構成される。
イメージセンサとして用いた原稿読取装置は第１図のよ
うに構成される。
第１図において、ＭＳは原稿、ＰＧは原稿支持ガラス、
ＬＰは螢光ランプ等の光源、ＬＳはレンズ、１は上記固
体撮像素子を用いたイメージセンサ、２は増幅器、２０
０は２値化回路であり、基本的にこの装置は、光源ＬＰ
から原稿ＭＳに光照射を行なって得られた反射光を該原
稿ＭＳの書画情報としてイメージセンサ１で光電変換し
、さらに該光電変換により得られた画信号ＣＢを増幅器
２で適宜に増幅して２値化回路２００に加えるよう動作
する。２値化回路２００ではこの加えられた画信号ＣＥ
と２値化基準レベルＥとの比較に基づいて所定の２値化
信号を形成する。
ＬＰは螢光ランプ等の光源、ＬＳはレンズ、１は上記固
体撮像素子を用いたイメージセンサ、２は増幅器、２０
０は２値化回路であり、基本的にこの装置は、光源ＬＰ
から原稿ＭＳに光照射を行なって得られた反射光を該原
稿ＭＳの書画情報としてイメージセンサ１で光電変換し
、さらに該光電変換により得られた画信号ＣＢを増幅器
２で適宜に増幅して２値化回路２００に加えるよう動作
する。２値化回路２００ではこの加えられた画信号ＣＥ
と２値化基準レベルＥとの比較に基づいて所定の２値化
信号を形成する。
ところで、このような原稿読取装置においては、イ）を
渾ＬＰの４ｊＩＬ昨分布Ｃとノイラツ本Ｍあり一腓光源
ＬＰの中央部から端部へいく程輝度が低下する。
渾ＬＰの４ｊＩＬ昨分布Ｃとノイラツ本Ｍあり一腓光源
ＬＰの中央部から端部へいく程輝度が低下する。
口） ｃｏｓ４乗則によりレンズＩ、Ｓの周辺部が暗く
なり、該周辺部付近で前記反射光のレベルが低下する。
なり、該周辺部付近で前記反射光のレベルが低下する。
ハ）イメージセンサ１として用いられる固体撮像素子自
体にも感度のバラツキがある。
体にも感度のバラツキがある。
等々の理由により光電変換後の画信号ＣＢのレベルが不
均一となって、上記２値化回路２００における信号処理
に悪影響をおよぼすことが多い。この様子を第２図のタ
イムチャートに示す。
均一となって、上記２値化回路２００における信号処理
に悪影響をおよぼすことが多い。この様子を第２図のタ
イムチャートに示す。
すなわち、原稿Ｍ８面の書面情報に対しである一走査に
おける画信号が正確には第２図（ａ）に示すように採取
されるべきであるのに、上述したイ）〜ハ）の理由によ
って光電変換後の画信号ＣＤは第２図（ｂ）に示すよう
に不均一なレベルとなり、これを２値化回路２００で２
値化基準レベルＥとの比較のもとに２値化を行なった場
合は第２図（Ｃ）に示すように原稿ＭＳ面の実際の書画
情報とは随分と異なった信号が形成されてしまう。勿論
、このような２値化信号に基づいて画像を再生しても原
稿ＭＳを忠実に再現することはできない。
おける画信号が正確には第２図（ａ）に示すように採取
されるべきであるのに、上述したイ）〜ハ）の理由によ
って光電変換後の画信号ＣＤは第２図（ｂ）に示すよう
に不均一なレベルとなり、これを２値化回路２００で２
値化基準レベルＥとの比較のもとに２値化を行なった場
合は第２図（Ｃ）に示すように原稿ＭＳ面の実際の書画
情報とは随分と異なった信号が形成されてしまう。勿論
、このような２値化信号に基づいて画像を再生しても原
稿ＭＳを忠実に再現することはできない。
この発明は上記実情に鑑みてなされたものであり、前記
光電変換後の画信号に自動的にシェーディング補正を施
してこのレベルの不均一を解消し、原稿読取装置および
この後段の装置における画信号処理を良好に運営せしめ
るシェーディング補正方式を提供することを目的とする
。
光電変換後の画信号に自動的にシェーディング補正を施
してこのレベルの不均一を解消し、原稿読取装置および
この後段の装置における画信号処理を良好に運営せしめ
るシェーディング補正方式を提供することを目的とする
。
この発明では、上記原稿読取装置で光電変換された画信
号をＡ／Ｄ変換器にてＡ／Ｄ変換して周知の画信号処理
装置に伝送するに際し、当該原稿の基準白色部読取時に
は、上記Ａ／Ｄ変換器に一定レベルの変換基準電圧を印
加してこのときのＡ／Ｄ変換出力を適宜にメモリに記憶
しておき、この後の原稿読取時には、上記メモリに記憶
した画信号すなわち上記Ａ／Ｄ変換出力を同読取走査が
行なわれる毎にＤ／Ａ変換器でＤ／Ａ変換するとともに
、上記Ａ／Ｄ変換器にその変換基準電圧としてこのＤ／
Ａ変換出力を印加するようにする。
号をＡ／Ｄ変換器にてＡ／Ｄ変換して周知の画信号処理
装置に伝送するに際し、当該原稿の基準白色部読取時に
は、上記Ａ／Ｄ変換器に一定レベルの変換基準電圧を印
加してこのときのＡ／Ｄ変換出力を適宜にメモリに記憶
しておき、この後の原稿読取時には、上記メモリに記憶
した画信号すなわち上記Ａ／Ｄ変換出力を同読取走査が
行なわれる毎にＤ／Ａ変換器でＤ／Ａ変換するとともに
、上記Ａ／Ｄ変換器にその変換基準電圧としてこのＤ／
Ａ変換出力を印加するようにする。
これにより、原稿読取時に上記Ａ／Ｄ変換器に入力され
た画信号は、各対応するビットの上記基準白色部レベル
と逐次対比されてＡ／Ｄ変換が施されることとなり、結
局このＡ／Ｄ変換出力レベルは同一濃度の画素について
それぞれ均一したものとなる。
た画信号は、各対応するビットの上記基準白色部レベル
と逐次対比されてＡ／Ｄ変換が施されることとなり、結
局このＡ／Ｄ変換出力レベルは同一濃度の画素について
それぞれ均一したものとなる。
このように、この発明にかかるシェーディング補正方式
によれば、原稿読取装置によって読取られた画信号の各
ビットに対して有効かつ緻密なシェーディング補正を施
すことができ、ひいては同画信号の信頼性を著しく向上
することができる。
によれば、原稿読取装置によって読取られた画信号の各
ビットに対して有効かつ緻密なシェーディング補正を施
すことができ、ひいては同画信号の信頼性を著しく向上
することができる。
第３図に、この発明にかかるシェーディング補正方式を
採用して構成した装置の一実施例を示す。
採用して構成した装置の一実施例を示す。
なお、第３図におけるイメージセンサ１および増幅器２
はそれぞれ第１図に示したものと同様のものであり、重
複する説明は省略する。ただし、イｌ−１・ンセソ廿１
け一同！ ３１ン１６と示すように− ラインスタート
信号ＬＮ８Ｔおよびビデオクロック・φ（これらは図示
しないイメージセンサ駆動回路から加えられるものであ
る）に基づいて前述した反射光の光電変換を順次実行す
るものとする。
はそれぞれ第１図に示したものと同様のものであり、重
複する説明は省略する。ただし、イｌ−１・ンセソ廿１
け一同！ ３１ン１６と示すように− ラインスタート
信号ＬＮ８Ｔおよびビデオクロック・φ（これらは図示
しないイメージセンサ駆動回路から加えられるものであ
る）に基づいて前述した反射光の光電変換を順次実行す
るものとする。
はじめに、この装置を構成する各ブロックの機能につい
て簡単に説明しておく。
て簡単に説明しておく。
Ａ／Ｄ変換器３は、上記イメージセンサ１によって光電
変換されかつ増幅器２によって適宜なレベル増幅された
画信号ＣＥを受入して、これを上記ビデオクツツクφに
基づき逐次０〜ｎの（ｎ＋１ ）ビットからなるディジ
タル信号をこ変換する回路であり、このＡ／Ｄ変換出力
は後述するバッファ４に加えられるとともに、図示しな
い画信号処理回路に伝送され、当該原稿の画情報として
適宜に処理される。なお、上記のＡ／Ｄ変換に際しては
、後述するＤ／Ａ変換器７の出力信号几ＥＦが変換基準
電圧として用いられる。
変換されかつ増幅器２によって適宜なレベル増幅された
画信号ＣＥを受入して、これを上記ビデオクツツクφに
基づき逐次０〜ｎの（ｎ＋１ ）ビットからなるディジ
タル信号をこ変換する回路であり、このＡ／Ｄ変換出力
は後述するバッファ４に加えられるとともに、図示しな
い画信号処理回路に伝送され、当該原稿の画情報として
適宜に処理される。なお、上記のＡ／Ｄ変換に際しては
、後述するＤ／Ａ変換器７の出力信号几ＥＦが変換基準
電圧として用いられる。
バッファ４は、図示しない制御回路から加えられるイネ
ーブル信号ＥＮに基づいて３つの状態をとるいわゆる３
ステートバツフアであり、この装置においては、上記イ
ネーブル信号ＥＮが論理値″１”にあるとき上記Ａ／Ｄ
変換器３の出力に対応した論理値”１”または論理値“
０”の信号を出力し、また上記イネーブル信号ＥＮが論
理値”０′°にあるときには上記Ａ／Ｄ変換器３の出力
信号内容に係わらずこれらのメモリ５あるいはセレクタ
６への伝送を禁止する（論理値″１”でもＯ″でもない
状態さする）よう機能する。
ーブル信号ＥＮに基づいて３つの状態をとるいわゆる３
ステートバツフアであり、この装置においては、上記イ
ネーブル信号ＥＮが論理値″１”にあるとき上記Ａ／Ｄ
変換器３の出力に対応した論理値”１”または論理値“
０”の信号を出力し、また上記イネーブル信号ＥＮが論
理値”０′°にあるときには上記Ａ／Ｄ変換器３の出力
信号内容に係わらずこれらのメモリ５あるいはセレクタ
６への伝送を禁止する（論理値″１”でもＯ″でもない
状態さする）よう機能する。
メモリ５は、図示しない制御回路から加えられる書き込
み読み出し制御信号ＷＲ，に基づいて上記バッファ４の
出力の書き込みまたは該書き込んだデータの読み出しを
行なうＲＡＭ（ランダムアクセスメモリ）であり、これ
ら書き込みタイミングおよび読み出しタイミングも上記
ビデオクロックφに捕づいで行なわれるとする。
み読み出し制御信号ＷＲ，に基づいて上記バッファ４の
出力の書き込みまたは該書き込んだデータの読み出しを
行なうＲＡＭ（ランダムアクセスメモリ）であり、これ
ら書き込みタイミングおよび読み出しタイミングも上記
ビデオクロックφに捕づいで行なわれるとする。
セレクタ６は、同じく制御回路から加えられる選択信号
ＳＬに基づいてそのＡ入力またはＢ入力のいずれかを選
択出力する回路である。この装置においては、上記へ入
力に上述したバッファ４の出力またはメモリ５の出力が
加えられ、上記Ｂ入力に全て一様のハイレベルにプルア
ップされた固定室ＥＶＢが加えられるようになっている
。
ＳＬに基づいてそのＡ入力またはＢ入力のいずれかを選
択出力する回路である。この装置においては、上記へ入
力に上述したバッファ４の出力またはメモリ５の出力が
加えられ、上記Ｂ入力に全て一様のハイレベルにプルア
ップされた固定室ＥＶＢが加えられるようになっている
。
そしてＤ／Ａ変換器７は、上記セレクタ６によって選択
されたデータを受入して、これを上記ビデオクロックφ
に基づき逐次アナログ信号に変換する回路であり、この
アナログ出力ＲＢＦは前述したようにＡ／Ｄ変換器３の
変換基準電圧として同Ａ／１）変換器３にフィードバッ
クされる。
されたデータを受入して、これを上記ビデオクロックφ
に基づき逐次アナログ信号に変換する回路であり、この
アナログ出力ＲＢＦは前述したようにＡ／Ｄ変換器３の
変換基準電圧として同Ａ／１）変換器３にフィードバッ
クされる。
次に、第４図を同時に参照してこの装置の動作を詳述す
る。
る。
いま、前述した原稿読取装置によって当該原稿の読取が
開始されようとしているとすると、図示しない制御回路
はこの旨判断して、上記バッファ４に加えるイネーブル
信号ＥＮの論理値を”１”にするとともに、上記セレク
タ６がＢ入力状態となるようにその選択信号ＳＬを設足
する。これにヨリ、上記Ａ／Ｄ変換器３はハイレベルに
プルアップされた固定電圧ＳＥを基準電圧としてこの後
入力される画信号ＣＥをＡ／Ｄ変換することになり、ま
たこのＡ／Ｄ変換されたデータは上記バッファ４を介し
て上記メモリ５に伝達されることとなる。
開始されようとしているとすると、図示しない制御回路
はこの旨判断して、上記バッファ４に加えるイネーブル
信号ＥＮの論理値を”１”にするとともに、上記セレク
タ６がＢ入力状態となるようにその選択信号ＳＬを設足
する。これにヨリ、上記Ａ／Ｄ変換器３はハイレベルに
プルアップされた固定電圧ＳＥを基準電圧としてこの後
入力される画信号ＣＥをＡ／Ｄ変換することになり、ま
たこのＡ／Ｄ変換されたデータは上記バッファ４を介し
て上記メモリ５に伝達されることとなる。
そしてこの後、上記原稿読取装置によって当該原稿の最
端部である基準白色部の読取走査が開始されると、同制
御部（図示せず）は上述した書き込み読み出し制御信号
ＷＲによって上記Ａ／Ｄ変換出力の上記メモリ５への書
き込みを開始する。
端部である基準白色部の読取走査が開始されると、同制
御部（図示せず）は上述した書き込み読み出し制御信号
ＷＲによって上記Ａ／Ｄ変換出力の上記メモリ５への書
き込みを開始する。
これにより同メモリ５には、当該原稿の基準白色部につ
いて主走査方向に関する各ビット毎の画信号が書き込ま
れることとなる。ただし、この書き込まれる画信号は何
らの補正も施されていないため、この走査ラインについ
ては、例えば第４図（ａ）に示すような波形に対応した
データとして同メモリ５に書き込まれる。
いて主走査方向に関する各ビット毎の画信号が書き込ま
れることとなる。ただし、この書き込まれる画信号は何
らの補正も施されていないため、この走査ラインについ
ては、例えば第４図（ａ）に示すような波形に対応した
データとして同メモリ５に書き込まれる。
そしてこの基準白色部に関する１ライン分の読取りおよ
び該読取った画信号の上記メモリ５への書き込みが終了
すると、制御回路は次に、上記バッファ４に加えるイネ
ーブル信号ＥＮの論理値を０”ζこするとともに、上記
セレクタ６がへ入力状態となるようその選択信号８Ｌを
設定する。またさらには、前記原稿読取装置にて当該原
稿の読取走査が行なわれる毎に上記メモリ５に格納した
データを順次読み出すよう、前記制御信号ＷＲを通じて
同メモリ５を制御する。これｌこより、上記Ａ／Ｄ変換
器３は上記メモリ５から読み出されたデータのＤ／Ａ変
換出力を随時の基準電圧としてこの後入力される画信号
ＣＢをＡ／Ｄ変換するこさとなり、またこのＡ／Ｄ変換
されたデータは図示しない画信号処理回路にのみ供給さ
れることとなる。
び該読取った画信号の上記メモリ５への書き込みが終了
すると、制御回路は次に、上記バッファ４に加えるイネ
ーブル信号ＥＮの論理値を０”ζこするとともに、上記
セレクタ６がへ入力状態となるようその選択信号８Ｌを
設定する。またさらには、前記原稿読取装置にて当該原
稿の読取走査が行なわれる毎に上記メモリ５に格納した
データを順次読み出すよう、前記制御信号ＷＲを通じて
同メモリ５を制御する。これｌこより、上記Ａ／Ｄ変換
器３は上記メモリ５から読み出されたデータのＤ／Ａ変
換出力を随時の基準電圧としてこの後入力される画信号
ＣＢをＡ／Ｄ変換するこさとなり、またこのＡ／Ｄ変換
されたデータは図示しない画信号処理回路にのみ供給さ
れることとなる。
ここで、上記Ａ／Ｄ変換器３によるＡ／Ｄ変換動作につ
いて注目してみる。
いて注目してみる。
原稿読取装置のその後の読取走査によって当該原稿の読
取が進められ、いま何らかの画像情報が得られたとする
と、この画信号ＣＥは例えば第４図（ｂ）に示すような
態様で同Ａ／Ｄ変換器３に人力される。勿論まだ何ら補
正も受けていない。ところがこのＡ／Ｄ変換器３におい
ては、同Ａ／Ｄ変換の基準とする電圧が、上述したよう
にメモリ５から読み出されたデータのＤ／Ａ変換出力、
すなわち第４図（ａ）に示したような変化態様をとる電
圧に切り替っていることから、上記画信号ＣＥは、各対
応するビットの該基準白色部レベルと逐次対比されてＡ
／Ｄ変換が施されることとなる。すなわち、各対応する
ビットについて上記画信号ＣＥの基準白色部レベルに対
する割合が同Ａ／Ｄ変換器３の変換信号として出力され
る。取りも直さず、この変換信号は、第４図（Ｃ）に示
すような良好にシェーディング補正のなされた信号とな
る。原稿読取装置の以後の読取走査についても同様の補
正動作が繰り返される。
取が進められ、いま何らかの画像情報が得られたとする
と、この画信号ＣＥは例えば第４図（ｂ）に示すような
態様で同Ａ／Ｄ変換器３に人力される。勿論まだ何ら補
正も受けていない。ところがこのＡ／Ｄ変換器３におい
ては、同Ａ／Ｄ変換の基準とする電圧が、上述したよう
にメモリ５から読み出されたデータのＤ／Ａ変換出力、
すなわち第４図（ａ）に示したような変化態様をとる電
圧に切り替っていることから、上記画信号ＣＥは、各対
応するビットの該基準白色部レベルと逐次対比されてＡ
／Ｄ変換が施されることとなる。すなわち、各対応する
ビットについて上記画信号ＣＥの基準白色部レベルに対
する割合が同Ａ／Ｄ変換器３の変換信号として出力され
る。取りも直さず、この変換信号は、第４図（Ｃ）に示
すような良好にシェーディング補正のなされた信号とな
る。原稿読取装置の以後の読取走査についても同様の補
正動作が繰り返される。
このように、第３図に示した装置によれば、原稿読取装
置によって読取られたいかなる画信号についても自動的
に良好なるシェーディング補正を栴すことができる。
置によって読取られたいかなる画信号についても自動的
に良好なるシェーディング補正を栴すことができる。
なお、上記Ａ／Ｄ変換器３の変換基準電圧の切り替え方
法等は任意であり、当該原稿の基準白色部読取時には一
定レベルの固定電圧が印加され、これ以後の原稿読取時
に上記のようなり／Ａ変換信号が印加されるようになり
さえすれば、いかなる切り替え方法を採用してもよい。
法等は任意であり、当該原稿の基準白色部読取時には一
定レベルの固定電圧が印加され、これ以後の原稿読取時
に上記のようなり／Ａ変換信号が印加されるようになり
さえすれば、いかなる切り替え方法を採用してもよい。
第１図は一般的な原稿読取装置の構成を模式的に示すブ
ロック図、第２図は第１図に示した原稿読取装置によっ
て採取される画信号の態様を示すタイムチャート、第３
図はこの発明ｔこかかるシェーディング補正方式を採用
して構成される装置の一実施例を示すブロック図、第４
図は第３図に示した装置の動作例を示すタイムチャート
である。 １・・・イメージセンサ、２・・・増幅器、３・・・Ａ
／Ｄ変換器、４・・・バッファ、５・・・メモリ、６・
・・セレクタ、７・・・Ｄ／Ａ変換器。
ロック図、第２図は第１図に示した原稿読取装置によっ
て採取される画信号の態様を示すタイムチャート、第３
図はこの発明ｔこかかるシェーディング補正方式を採用
して構成される装置の一実施例を示すブロック図、第４
図は第３図に示した装置の動作例を示すタイムチャート
である。 １・・・イメージセンサ、２・・・増幅器、３・・・Ａ
／Ｄ変換器、４・・・バッファ、５・・・メモリ、６・
・・セレクタ、７・・・Ｄ／Ａ変換器。
Claims (1)
- 原稿読取装置で光電変換された画信号を逐次Ａ／Ｄ変換
するＡ／Ｄ変換器と、このＡ／Ｄ変換された画信号のう
ち当該原稿の基準白色部に対応する画信号を記憶するメ
モリと、このメモリに記憶された画信号を前記原稿読取
装置にて当該原稿の読取走査が行なわれる毎にＤ／Ａ変
換するＤ／Ａ変換器とを具え、原稿の前記基準白色部読
取時には前記Ａ／Ｄ変換器の変換基準電圧として一定レ
ベルの固定電圧を印加し、これ以後の原稿読取時には同
Ａ／Ｄ変換器の変換基準電圧として前記Ｄ／Ａ変換器の
出力を印加するようにしたシェーディング補正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8820284A JPS60231279A (ja) | 1984-05-01 | 1984-05-01 | シエ−デイング補正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8820284A JPS60231279A (ja) | 1984-05-01 | 1984-05-01 | シエ−デイング補正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231279A true JPS60231279A (ja) | 1985-11-16 |
Family
ID=13936309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8820284A Pending JPS60231279A (ja) | 1984-05-01 | 1984-05-01 | シエ−デイング補正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231279A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126132A (ja) * | 1974-03-23 | 1975-10-03 | ||
| JPS55121579A (en) * | 1979-03-10 | 1980-09-18 | Nippon Television Kogyo Kk | Picture reader |
| JPS5621276A (en) * | 1979-07-27 | 1981-02-27 | Fujitsu Ltd | Initial value set system for white level follower |
-
1984
- 1984-05-01 JP JP8820284A patent/JPS60231279A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126132A (ja) * | 1974-03-23 | 1975-10-03 | ||
| JPS55121579A (en) * | 1979-03-10 | 1980-09-18 | Nippon Television Kogyo Kk | Picture reader |
| JPS5621276A (en) * | 1979-07-27 | 1981-02-27 | Fujitsu Ltd | Initial value set system for white level follower |
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