JPS6024641A - マイクロプログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、マイクロプログラムで制御される情報処理装
置のマイクロプログラム制御方式に関する。

〔従来技術〕

一般に、マイクロプログラム制御方式で使用するマイク
ロノログラムのマイクロ命令形式は、水平型と垂直型の
二つに分類することができる。

以下に、従来の水平型および垂直型マイクロプログラム
制御方式の分岐命令制御を、図面を８照して説明する。

第１図（ａ）　、　（ｂ）は、従来の水平型マイクロプ
ログラムにおけるマイクロ命令の一例のフォーマット図
である。第１図（ａ）は情報処理装置内のすべての制御
ゲートを制御することのできる制御命令、第１図（ｂ）
は一部の制御ゲートを制御するフィールドと、マイクロ
プログラムそのものの流れを制御する分岐フィールドと
を含む分岐命令を示す。制御命令は、はぼ制御ゲートの
数にマイクロ命令のビットが対応している点で高速かつ
細かな制御が可能である。しかし分岐命令では、制御命
令中の制御フィールドの一部を分岐フィールドとして使
用するため、分岐命令の実行時においては、制御ゲート
の一部を制御できなくなり、水平型マイクロプログラム
の高速かつ細かな制御が可能という特徴を失なってしま
うという欠点がある。

また水平型マイクロプログラムでも、分岐命令において
このように制御ゲートの制御できる数を減さないため、
第２図で示すマイクロ命令形式をとることがある。この
形式は、第１図（ａ）　、　（ｂ）の形式の命令を一部
で実現したもので、制御フィールドのビット長は一定で
あるが、語長が太きくなるという欠点を有している。

このようにマイクロ命令の語長が長くなる欠点を是正し
たものとしては、以下に示す垂直型マイクロプログラム
がある。

第３図（ａ）　、　（ｂ）は、この垂直型マイクロプロ
グラムのマイクロ命令を示したもので、オペレーション
フィールドとオペランドフィールドに分割され、このオ
ペレーションフィールドがオペランドフィールドの内容
を決定するようになっている。

このような垂直型マイクロプログラムを用いたときの命
令のコード形式を第３図（ａ）　、　（ｂ）を用いて説
明する。第３図（ａ）は制御ゲートを制御するための制
御命令を示し、オペレーションフィールドがオペランド
フィールドの動作を決める。第３図（ｂ）はオペレーシ
ョンコードの中の一つのコードを分岐命令を示すコード
として使用し、このときけ制御フィールドは制御ゲート
を制御するためには用いず、分岐アドレスを格納する場
所として用いる。

次に、分岐命令の従来の制御方式の一例を説明する。

第４図は、従来の垂直型マイクロプログラムによるマイ
クロプログラム制御方式の一例を用いたマイクロプログ
ラム制御装置のブロック図で、ｌはマイクロプログラム
メモリ、２はマイクロ命令レジスタ、３はマイクロ命令
デコーダ、４はアドレスレジスタ、５はマルチプレクサ
、６はネクストアドレスレジスタ、７は制御回路である
。

次に、このマイクロプログラム制御装置で、第３図Ｔａ
）　、　（ｂ）で示すマイクロ命令が実行されるときの
シーケンスを以下に示す。

まず、ネタストアドレスレジスタ６で指定されるアドレ
スが、マルチプレクサ５を通してアドレスレジスタ４に
保持される。このとき保持されたアドレスによってマイ
クロプログラムメモリｌ中のマイクロ命令が読出され、
マイクロ命令レジスタ２にロードされる。このロードさ
れたマイクロ命令はマイクロ命令デコーダ３により解読
されて制御回路７に入力され、その動作を決定する。こ
のときのマイクロ命令が制御命令なら制御回路７から制
御信号が出力てれ、そのマイクロ命令に対応した制御ゲ
ートを制御する。一方、マイクロ命令レジスタ２にロー
ドされたマイクロ命令が分岐命令な〜ら、マイクロ命令
デコーダ３は、分岐命令であることを解読し、マイクロ
命令のオペランドフィールドが分岐アドレスであること
が決定され、そのアドレスが、マルチプレクサ５の一方
の入力となる。又このときの制御回路７からの信号が、
マルチプレクサ５の制御信号として入力され、分岐アド
レスがアドレスレジスタ４にロードされ、次のマイクロ
命令を選択するために用いられる。

以上のように垂直型のマイクロ命令は、マイクロプログ
ラムメモリｌからの読出し、解読、実行の３つのステッ
プを実行する。この過程は分岐命令においても必要とな
る。すなわち、垂直型マイクロ命令における分岐命令に
おいては、本来マイクロプログラムが制御すべき制御ゲ
ートを制御できず、その実行中に制御の空白時間が発生
し、高速処理を要求されるシステムには応用できない欠
点を有している。

〔発明の目的〕

本発明の目的は、上記の欠点を除去し、実効的な分岐命
令の実行時間を大幅に短縮することのできるマイクロプ
ログラム制御方式を提供することにある。

〔発明の構成〕

本発明のマイクロプログラム制御方式は、オペレーショ
ンフィールドとオペランドフィールドと次の命令が分岐
命令であるか否かを指示する分岐としての分岐命令とか
ら構成されるマイクロ命令を、前記制御命令と前記分岐
命令の別に分けてそれぞれ偶数番地のマイクロプログラ
ムメモリ及び奇数番地のマイクロプログラムメモリの二
つのマイクロプログラムメモリのうちのいずれか−っに
記憶させ、該記憶させたマイクロ命令を命令読出制御手
段によシ前記二つのマイクロプログラムメモリから同時
に又は前記制御命令の実行終了までに前記分岐命令を読
出し、該読出されたマイクロ命令を命令選択制御手段に
よシ前記制御命令中の分岐ビットがＯ”の場合は次の命
令に備えるようにし、前記制御命令中の分岐ビットが′
１′′の場合は前記読出された分岐命令の分岐条件が成
立するか否かを判定しもしも分岐条件が成立すると判定
された場合は次に実行すべきマイクロ命令として前記分
岐命令によって示される分岐先の命令を選定し、もしも
分岐条件が成立しない場合は前記分岐命令の次のマイク
ロ命令の実行に備えるよう選択制御することから構成さ
れる。

〔実施例の説明〕

以下に、本発明の実施例について、図面を８照して説明
する。

第５図（ａ）　、、（ｂ）は本発明に用いるマイクロ命
令を示すフォーマット図である。第５図（ａ）は制御命
令で、オペレーションフィールドとオペランドフィール
ドと分岐ビットよ多構成され、オペレーションフィール
ドは、オペランドフィールドの動作の決定に、オペラン
ドフィールドは、演算のタイプの指定や制御ゲートの制
御に用い、分岐ビットは、次の番地の命令が、分岐命令
であるか否かを示す。

第５図（ｂ）は分岐命令で、分岐条件を決定する条件フ
ィールドと分岐先のアドレスを決定する分岐アドレスフ
ィールドから構成される。

第６図は、本発明のマイクロプログラム制御方式の一実
施例を用いたマイクロプログラム制御装置のブロック図
である。

ここで１１は、偶数番地のマイクロプログラムメモリ、
１２は奇数番地のマイクロプログラムメモリ、１３は偶
数番地と奇数番地のマイクロプログラムメモＩＪ　ｌ　
ｌ　、　１２から同時に読出されたマイクロ命令の内の
一つを選択するためのマイクロ命令用のマルチプレクサ
、１４はマイクロ命令デコーダ、１５はマイクロプログ
ラムのアドレスデコーダ、１６はマイクロプログラムの
アドレスレジスタ、１７は次に実行すべきマイクロプロ
グラムのアドレスを選択するだめのアドレスマルチプレ
クサ、１８はネタストアドレスレジスタで、アドレスレ
ジスタの値をマイクロ命令デコーダ１４からの出力によ
って制御される制御回路１９の指定によって＋１又は＋
２インクリメントされる。

ここで、マルチブレフサ１３．アドレスデコーダ１５．
アドレスレジスタ１６は命令読出制御手段を構成し、マ
イクロ命令デコーダ１４．アドレスマルチプレクサ１７
．ネクストアドレスレジスタ１８．制御回路１９は命令
選択制御手段を構成している。

次に本実施例を使用したマイクロプログラム装置におけ
る、分岐命令の実行について説明する。

なお、説明を簡略化するために分岐命令を記憶する番地
を奇数番地に制限する。すなわち制御命令は奇数番地の
マイクロプログラムメモＩＪ　ｌ　２に記憶されること
になる。

ネタストアドレスレジスタ１８からのアドレスがマルチ
プレクサ１７を通ってアドレスレジスタ１６に保持され
て、アドレスデコーダ１５によってデコードされる。ア
ドレスデコーダ１５は、アドレスレジスフ１６からのア
ドレスのうち最下位・ビット以外のアドレスによって偶
数番地及び奇数番地のマイクロプログラムメモリ１１．
１２からマイクロ命令を読出す。読出されたマイクロ命
令は、偶数、奇数と連続したアドレスをもっており、奇
数番地から読出された方がアドレスが大きくなる。

読出された二つのマイクロ命令の中から、アドレスの最
下位ビットを用いてマルチプレクサ１３で一つを選択す
る。すなわち、最下位ビットが”０”のときは〆偶数番
地の、′１”のときは奇数番地のマイクロ命令が選択さ
れる。マルチプレクサ１３によって選択されたマイクロ
命令は、マイクロ命令デコーダ１４によって解読され、
制御回路１９を制御する。

このような解読の結果、分岐ビットが０′″ならば、ネ
タストアドレスレジスタ１８は、そのアドレスレジスタ
の値を＋１インクリメントし次の命令の実行に備える。

一方、デコードされたマイクロ命令が、偶数番地のもの
で、分岐ビットが１１．”のときは、オペレーションフ
ィールドとオペランドフィールドは、制御回路１９を制
御する一方で、同時に読出された奇数番地のマイクロ命
令が分岐命令であることも解読される。このときは奇数
番地の分岐命令の条件フィールドも制御回路１９にレジ
スタ１８は、次の命令が分岐命令であるとその一方の入
力となり、制御回路１９で、前記の条件が判定された段
階で、次に実行すべきマイクロ命令が、ネタストアドレ
スレジスタ１８からのものか、分岐命令の分岐アドレス
フィールドの値かをマルチプレクサ１７で選択する。

以上のように、偶数番地と奇数番地のマイクロ６告とを
同時に読出すことによって、その偶数番地のマイクロ命
令により、次に実行すべき命令が分岐命令であることが
解読されると、同時に読出した奇数番地の分岐命令の分
岐条件を、偶数番地フィールドによって指定されるアド
レスか、ネタストアドレスレジスタ１８のアドレスかを
選択することによって、分岐制御を行なう。従って、分
岐命令の実行が制御命令とオーバラップして実行できる
ため、分岐命令の実効的な実行時間を大幅に短縮するこ
とができる。

なお、本実施例においては、分岐命令を記憶する番地を
奇数番地（一般には偶数番地か奇数番地のいずれかに限
定すれば良い。）に限定したために、それだけプログラ
ムの自由度が制限されるけれども回路構成が簡単である
という利点がある。

第７図は本発明の他の実施例を使用した情報処理装置の
異部−ｋｘ４ブロック図である。

本実施例は、上記の実施例における、分岐命令を記憶す
る番地を、奇数番地のみとした制限を排除したものであ
る。このために、アドレスデコーダはアドレスレジスタ
１６で示された番地のマイクロ命令と、その番地の次の
マイクロ命令を前記のマイクロ命令の実行終了までに読
出し条件の解読を行い、既に実行されているマイクロ命
令の実行が終了した時点で直ちにその条件を判定できる
ようにし、かつ分岐命令のバイパスを偶数番地のマイク
ロプログラムメモリ１１からも行えるようにしたもので
ある、 すなわち、第７図においては、第６図のブロック図に対
して、アドレスデコーダ１５をアドレスデコーダ１５−
１．１５−２の二つに分け、更に二つのマルチプレクサ
２０．２１とイ／クリメンタ２２．インバータ２３が付
加されている。ここで、マルチプレクサ２０はマルチプ
レクサ１３で選択された命令とは逆の（奇数番地を実行
中なら偶数番地の命令、偶数番地の命令実行中なら奇数
番地の命令）命令を選択するためのもの、インクリメン
タ２２は実行中の命令の次のアドレスを計算するための
もの、マルチプレクサ２１はアドレスレジスタ１６から
出力されるアドレスが奇数ならそのアドレスをアドレス
デコーダ１５−２へ、インクリメンタ２２からの出力を
アドレス゛デコータ１５−１へ送出し、もしもアドレス
レジスタ１６から出力されるアドレスが偶数ならそのア
ドレスをアドレスデコーダ１５−１へ、インクリメンタ
１６からの信号反転用のものである。

ここで、マルチプレクサ１３．アドレスデコーダ１５−
１．１５−２．アドレスレジスタ１６゜マルチプレクサ
２１及びインクリメンタ２２は命令読出制御手段を構成
し、マイクロ命令デコーダ１４、アドレスマルチプレク
サ１７．ネタストアドレスレジスタ１８．制御回路１９
及びマルチプレクサ２０は命令選択制御手段を構成して
いる。

次に本実施例の動作を説明する。なお分岐命令は偶数番
地のマイクロプログラムメモリ１１に記憶されてお９、
奇数番地のマイクロプログラムメモリ１２から読出され
た制御命令が実行中であるとする。

マルチプレクサ１３に読出された制御命令はマイクロ命
令デコーダ１４で解読され、制御回路１９を制御する。

この解読の結果分岐ビットが０”ならば、ネクストアド
レスレジスタ１８はその値を＋１インクリメントし次の
命令の５実行に備える。

１．− もしもこの解読の結果分岐ビットが”１”である場合は
、オペレーションフィールドとオペランドフィールドは
、制御回路１９を制御する。そして同時にマルチプレク
サ２０によって選択された偶数番地のアドレスメモ１Ｊ
Ｊｆｌｌから読出されたマイクロ命令が分岐命令である
ことも解読され、分岐条件が成立するかどうかの判定が
なされる。そしてネクストアドレスレジスタを＋２イン
クリメントし、アドレスマルチプレクサ１７は制御回路
１９からの制御信号によりマルチプレクｖ２０からの分
岐命令を選択し汝の分岐フィールドによって指定される
アドレスにより分岐制御を行うことわれるようプログラ
ム制御される。

以上説明したとおり、本実施例によると分岐命令を記憶
する番地を偶数番地、奇数番地のいずれにとっても、先
行命令としての制御命令の実行が終了するまでに、後行
命令としての分岐命令の実行をオーバラップして実行さ
せることができ、分岐命令の実効的な実行時間を大幅に
短縮することができる。但し、当然のことながら、回路
がやや複雑となるので、応用するシステムの要求に合せ
て、本実施例か上記第６図の実施例か、更には他の適切
なものをとれば良い。

〔発明の効果〕

以上詳細に説明したとおシ、本発明によれば、前ステッ
プのマイクロ命令である制御命令に、次のステップが分
岐命令であることを示す分岐ビットを設け、上述の構成
によシ、分岐命令の実行を前ステップの実行とオーバラ
ップさせることができるので、実効的な分岐命令の実行
時間を大幅に短縮できるという効果が得られる。

ける命令形式のフォーマット図、第２図は従来のプログ
ラムにおける命令形式のフォーマット図、第４図は従来
の垂直型マイクロプログラム制御力ログラムの命令形式
のフォーマット図、第６図は本発明の一実施例に用いる
マイクロプログラム制御装置のブロック図、第７図は本
発明の他の実施例に用いるマイクロプログラム制御装置
のブロック図である。

１・−・・・・マイクロプログラムメモリ、２・・・・
・・マイクロ命令レジスタ、３・・・・・・マイクロ命
令デコーダ、４・・・・・・アドレスレジスタ、５・・
・・・・マルチプレクサ、６・・・・・・ネタストアド
レスレジスタ、７・・・・・・制御回路、　、ｘ　１・
・・・・・偶数番地のマイクロプログラムメモリ、１２
・・・・・・奇数番地のマイクロプログラムメモリ、１
３・・・・・・マイクロ命令マルチプレクサ、１４・・
・・・・マイクロ命令デコーダ、１５，１５−１，１５
−２・・・・・・アドレスデコーダ、１６・・・・・・
アドレスレジスタ、１７・・・・・・アドレスマルチプ
レクサ、１８・・・・・・ネクストアドレスレジスタ、
１９・・・・・・ｆ６制御回路、２０．２１・・・・・
・マルチプレクサ、２２・・・・・・インクリメンタ、
２３・・・・・・インノく一タ。

（（１） （ｂ） 冥　／　図 名　Ｚ　図 （θ） ＜ｂ） 篤　３　霞 （６Ｌ） ｔｌ）＞ ｚ５図

Claims (1)

【特許請求の範囲】
1. オペレーションフィールドとオペライドフィールドと次
   の命令が分岐命令であるか否かを指示す行命令としての
   分岐命令とから構成されるマイクロ命令を、前記制御命
   令と前記分岐命令の別に分けてそれぞれ偶数番地のマイ
   クロプログラムメモリ及び奇数番地のマイクロプログラ
   ムメモリの二つのマイクロプログラムメモリのうちのい
   ずれか一つに記憶させ、該記憶させたマイクロ命令を命
   令読出制御手段によシ前記二つのマイクロプログラムメ
   モリから同時に又は前記制御命令の実行終了までに前記
   分岐命令を読出し、該読出されたマイクロ命令を命令選
   択制御手段により前記制御命令中の分岐ビットが′０″
   の場合は次の命令に備えるようにし、前記制御命令中の
   分岐ビットが、　ＩＩの場合は前記読出された分岐命令
   の分岐条件が成立するか否かを判定しもしも分岐条件が
   成立すると判定された場合は次に実行すべきマイクロ命
   令として前記分岐命令によって示される分岐先の命令を
   選定し、もしも分岐条件が成立しない場合は前記分配命
   令の次のマイクロ命令の実行に備えるよう選択制御する
   ことを特徴とするマイクロプログラム制御方式。