JPS60245322A - 誤差信号相関検出回路 - Google Patents
誤差信号相関検出回路Info
- Publication number
- JPS60245322A JPS60245322A JP10059084A JP10059084A JPS60245322A JP S60245322 A JPS60245322 A JP S60245322A JP 10059084 A JP10059084 A JP 10059084A JP 10059084 A JP10059084 A JP 10059084A JP S60245322 A JPS60245322 A JP S60245322A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- polarity
- error signal
- amount
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はトランスバーサルフィルタを用いた自動波形等
化器、交さ偏波干渉補償装置のタップ重み制御回路等の
誤差信号相関検出回路に関するものである。
化器、交さ偏波干渉補償装置のタップ重み制御回路等の
誤差信号相関検出回路に関するものである。
（背景技術）
受信信号として２３＝８値信号を例にとり従来回路を説
明する。
明する。
第１図に示すように８′値信号に対し、４ビット以上の
Ａ／Ｄ変換器で識別する。その結果、最上位ビットは入
力範囲を２等分するよう識別した結果であり（これをＰ
ａｔｈ １の識別と呼ぶ）、上位２ビツト目はさらに２
等分、すなわち全体を４等分するよ５識別した結果であ
り（これをＰａｔｈ２の識別と呼ぶ）、上位３ビツト目
はさらに２等分、すなわち全体を８等分するよう識別し
た結果であり、また上位４ビツト目は全体を１６等分す
るよう識別 □した結果である。すなわち上位４ピント
目の識別レベルは、信号点位置である（これはＰａｔｈ
４の識別と呼ぶ）。従って、上位３ビツトは８値信号の
識別結果を表わしている。またＰａｔｈ４の値は信号点
の偏移する方向、すなわち符号量干渉の方向を表わして
いる。従来、トランスバーサルフィルタを用いた波形自
動等化器、交さ偏波干渉補償器について、そのタップ重
み回路を制御するタップ重み制御回路には、特に高速領
域においてはＺＦ（ｚｅｒＯ−Ｆｏｒｃｉｎｇ ）法が
用いられていた。第２図に示すように、信号の極性を表
わすＰａｔｈｌの信号１と符号量干渉の方向を表わすＰ
ａｔｈ４の信号２の２ビツトを入力信号とし、各々、ク
ロック周期遅延回路３．４．５．６．７．８．９．１０
．を通しそれぞれ異なる周期間において相関をとる排他
的論理和回路ＩＬ １２．１３゜１４、１５．１６．１
７．その出力Ｍ組（第２図ではＭ＝５の場合を示す）に
対し、所要ビット分、積分する積分回路１８．１９．２
０．２１．２２．２３．２４．により構成されていた。
Ａ／Ｄ変換器で識別する。その結果、最上位ビットは入
力範囲を２等分するよう識別した結果であり（これをＰ
ａｔｈ １の識別と呼ぶ）、上位２ビツト目はさらに２
等分、すなわち全体を４等分するよ５識別した結果であ
り（これをＰａｔｈ２の識別と呼ぶ）、上位３ビツト目
はさらに２等分、すなわち全体を８等分するよう識別し
た結果であり、また上位４ビツト目は全体を１６等分す
るよう識別 □した結果である。すなわち上位４ピント
目の識別レベルは、信号点位置である（これはＰａｔｈ
４の識別と呼ぶ）。従って、上位３ビツトは８値信号の
識別結果を表わしている。またＰａｔｈ４の値は信号点
の偏移する方向、すなわち符号量干渉の方向を表わして
いる。従来、トランスバーサルフィルタを用いた波形自
動等化器、交さ偏波干渉補償器について、そのタップ重
み回路を制御するタップ重み制御回路には、特に高速領
域においてはＺＦ（ｚｅｒＯ−Ｆｏｒｃｉｎｇ ）法が
用いられていた。第２図に示すように、信号の極性を表
わすＰａｔｈｌの信号１と符号量干渉の方向を表わすＰ
ａｔｈ４の信号２の２ビツトを入力信号とし、各々、ク
ロック周期遅延回路３．４．５．６．７．８．９．１０
．を通しそれぞれ異なる周期間において相関をとる排他
的論理和回路ＩＬ １２．１３゜１４、１５．１６．１
７．その出力Ｍ組（第２図ではＭ＝５の場合を示す）に
対し、所要ビット分、積分する積分回路１８．１９．２
０．２１．２２．２３．２４．により構成されていた。
この出力信号は８値信号の符号量干渉量によらず一定で
あるため、符号量干渉量の大きい場合、すなわち、歪量
の大きい場合に対し、制御の収束性が悪く、装置全体と
しての特性を劣化させる原因であった。
あるため、符号量干渉量の大きい場合、すなわち、歪量
の大きい場合に対し、制御の収束性が悪く、装置全体と
しての特性を劣化させる原因であった。
（発明の課題）
本発明は以上の欠点を解決するため、誤差信号について
方向のみならず、その絶対量も問題にし、しかもディジ
タル論理回路だけを用いてその量に応じて重み付けをし
たタップ重み制御信号を得る回路を提供するものである
。
方向のみならず、その絶対量も問題にし、しかもディジ
タル論理回路だけを用いてその量に応じて重み付けをし
たタップ重み制御信号を得る回路を提供するものである
。
（発明の構成および作用）
本発明の一実施例をトランスバーサル形自動等化器の制
御法であるＺＦ法に適用した場合について説明する。
御法であるＺＦ法に適用した場合について説明する。
第３図は６４ＱＡＭ用７タノプトランスバーサルフイル
タの制御回路を示したものである。第４図に示すように
８値信号（６４ＱＡＭの復調信号）を６ビツトのＡ／Ｄ
変換器でディジタル化する。その結果、Ｐａｔｈｌかも
Ｐａｔｈ４までは第１図と同様である。またＰａｔｈ５
とＰａｔｈ５は符号量干渉量を２ビット精度で表わして
いる。Ｐａｔｈ４とＰａｔｈ５の排他的論理和をとった
結果（Ｐａｔｈ ５’とする）とＰａｔｈ４とＰａｔｈ
６の排他的論理和をとった結果（Ｐａｔｈ ５’とする
）について第５図に示すようにＰａｔｈ５’とＰａｔｈ
５’の２ビツトで符号量干渉量を４段階に評価できる。
タの制御回路を示したものである。第４図に示すように
８値信号（６４ＱＡＭの復調信号）を６ビツトのＡ／Ｄ
変換器でディジタル化する。その結果、Ｐａｔｈｌかも
Ｐａｔｈ４までは第１図と同様である。またＰａｔｈ５
とＰａｔｈ５は符号量干渉量を２ビット精度で表わして
いる。Ｐａｔｈ４とＰａｔｈ５の排他的論理和をとった
結果（Ｐａｔｈ ５’とする）とＰａｔｈ４とＰａｔｈ
６の排他的論理和をとった結果（Ｐａｔｈ ５’とする
）について第５図に示すようにＰａｔｈ５’とＰａｔｈ
５’の２ビツトで符号量干渉量を４段階に評価できる。
一般に、符号量干渉量の検出ビットがＡ （Ａ、 ：整
数）のとき２Ａ段階に評価可能である。
数）のとき２Ａ段階に評価可能である。
タップ制御回路入力信号は信号の極性を表わすＰａｔｈ
１ （２５）と符号量干渉の方向および量を表わすＰ
ａｔｈ ４ ＣＩ！６）、 Ｐａｔｈ ５’（２７）、
Ｐａｔｈ ６’（２８）の２組とし、極性信号Ｐａｔ
ｈｌと符号量干渉の方向を示すＰａｔｈ４について、ク
ロック周期分遅延する遅延回路（２９〜４４）を通し、
各クロック周期分時間の異なる信号に対し相関をとる排
他的論理和回路（４５〜５１）を通すことにより、後続
のμｐ−ｄ百カウンタのμｐ倍信号はｄｏｗｎ信号をつ
くることができる。またＰａｔｈ５’およびＰａｔｈ５
’を入力信号とすることにより符号量干渉量を４段階に
分類し、その２ビツトの情報によりカウントに重みをつ
けたμｐ−ｄ施カウンタ（５２〜５８）を形成し、所要
ビット分積分し必要な精度を有するタップ重み制御信号
を得る。ここで積分器である“μｐ −ｄｏｗｎ ：’
カウンタ（５２〜５８）の−例を第６図に示す。例えば
８１９１ （２−１）ビット分積分する場合１３段のカ
ウンタが必要である。クロック信号（カウントパルス）
（５９）を４段階に分けた符号量干渉量により切り分
ける。すなわち、第５図の４段階の符号量干渉量につい
てＰａｔｈ５’およびＰａｔｈ５’をωおよび６１番端
子にそれぞれ入力する。
１ （２５）と符号量干渉の方向および量を表わすＰ
ａｔｈ ４ ＣＩ！６）、 Ｐａｔｈ ５’（２７）、
Ｐａｔｈ ６’（２８）の２組とし、極性信号Ｐａｔ
ｈｌと符号量干渉の方向を示すＰａｔｈ４について、ク
ロック周期分遅延する遅延回路（２９〜４４）を通し、
各クロック周期分時間の異なる信号に対し相関をとる排
他的論理和回路（４５〜５１）を通すことにより、後続
のμｐ−ｄ百カウンタのμｐ倍信号はｄｏｗｎ信号をつ
くることができる。またＰａｔｈ５’およびＰａｔｈ５
’を入力信号とすることにより符号量干渉量を４段階に
分類し、その２ビツトの情報によりカウントに重みをつ
けたμｐ−ｄ施カウンタ（５２〜５８）を形成し、所要
ビット分積分し必要な精度を有するタップ重み制御信号
を得る。ここで積分器である“μｐ −ｄｏｗｎ ：’
カウンタ（５２〜５８）の−例を第６図に示す。例えば
８１９１ （２−１）ビット分積分する場合１３段のカ
ウンタが必要である。クロック信号（カウントパルス）
（５９）を４段階に分けた符号量干渉量により切り分
ける。すなわち、第５図の４段階の符号量干渉量につい
てＰａｔｈ５’およびＰａｔｈ５’をωおよび６１番端
子にそれぞれ入力する。
そして切替回路（７０〜７７）により、最も符号量干渉
量が小さい時は最下位段（６３）のＴ入力端子に接続す
る。符号量干渉量が２番目に小さい時は下位２段目（６
４１のＴ入力端子に接続する。符号量干渉量が３番目に
小さい時は下位３段目（６つのＴ入力端子に接続する。
量が小さい時は最下位段（６３）のＴ入力端子に接続す
る。符号量干渉量が２番目に小さい時は下位２段目（６
４１のＴ入力端子に接続する。符号量干渉量が３番目に
小さい時は下位３段目（６つのＴ入力端子に接続する。
次に、最も符号量干渉量が大きい時は下位４段目（６ｆ
３）のＴ入力端子に接続する。一方６２端子には“μＩ
＋又は’ ｄ ｏｗｎ ”の制御信号を入力し、゛μＩ
＋信号のときはＴ−フリップフロップのＱ出力端子を接
続し、“ｄ ｏｗｎ ”信号のときはＴ−フリップフロ
ップのＱ出力端子を接続するよう切替回路（７９〜９５
）により切替える。そしてタップ重み制御信号の必要な
精度に応じて、カウンタの最上位段から任意ににビット
とり出すことによりにピット精度を有するタップ重み制
御信号を得ることができる。以上のような構成とするこ
とにより、符号量干渉量が大きい場合、積分器の積分時
間を短かくし、符号量干渉量が小さい場合、積分器の積
分時間を長くするよう、自動的に積分器の時定数を切替
えることにより、制御の精度および収束性を向上可能と
なる。
３）のＴ入力端子に接続する。一方６２端子には“μＩ
＋又は’ ｄ ｏｗｎ ”の制御信号を入力し、゛μＩ
＋信号のときはＴ−フリップフロップのＱ出力端子を接
続し、“ｄ ｏｗｎ ”信号のときはＴ−フリップフロ
ップのＱ出力端子を接続するよう切替回路（７９〜９５
）により切替える。そしてタップ重み制御信号の必要な
精度に応じて、カウンタの最上位段から任意ににビット
とり出すことによりにピット精度を有するタップ重み制
御信号を得ることができる。以上のような構成とするこ
とにより、符号量干渉量が大きい場合、積分器の積分時
間を短かくし、符号量干渉量が小さい場合、積分器の積
分時間を長くするよう、自動的に積分器の時定数を切替
えることにより、制御の精度および収束性を向上可能と
なる。
以上はＺＦ法に適用した場合であるが、トランスバーサ
ル等化器の制御アルゴリズムは入力又は出力の信号多値
レベルと出力の誤差信号をかけ合わせて積分することが
主体であり、信号のレベル、出力の誤差信号の大きさを
みて、カウンタ入力の桁位置を選択することは表１に示
す全てのアルゴリズムに適用できることは明白である。
ル等化器の制御アルゴリズムは入力又は出力の信号多値
レベルと出力の誤差信号をかけ合わせて積分することが
主体であり、信号のレベル、出力の誤差信号の大きさを
みて、カウンタ入力の桁位置を選択することは表１に示
す全てのアルゴリズムに適用できることは明白である。
れ：識別器出力信号、ｅｋ：誤差信号
ｓｇｎ ｅｋ：誤差信号の極性
ｓｇｎ ｉｋ：識別器出力信号の極性
Ｘｋ：に番目のタップ出力信号
第１表
（発明の効果）
以上述べたように、本誤差信号相関検出回路は、符号量
干渉量に応じ、その量が大きいときは制御の収束を速く
するため、ｔｔｐ −ｄＣＰＮｎカウンタの上位段にカ
ウントパルスを接続し、一方その量が小さいときは制御
速度を遅＜（−１積分時間を長くすることにより安定な
制御信号を出力するよう、自動的に切替えることにより
全体として、特性の向上を可能にするタップ重み制御信
号を得ることができる。
干渉量に応じ、その量が大きいときは制御の収束を速く
するため、ｔｔｐ −ｄＣＰＮｎカウンタの上位段にカ
ウントパルスを接続し、一方その量が小さいときは制御
速度を遅＜（−１積分時間を長くすることにより安定な
制御信号を出力するよう、自動的に切替えることにより
全体として、特性の向上を可能にするタップ重み制御信
号を得ることができる。
第１図は従来の識別法を示す図、第２図は従来のタップ
重み制御回路、第３図は本発明による制御回路、第４図
は本発明による識別法を示す図、第５図はＰａｔｈ５’
とｐａｔｈｇの間の符号量干渉を示す図、第６図はアッ
プダウンカウンタのズロノク図である。 １・・・極性信号入力端子、２・・・誤差信号（符号量
干渉の方向）入力端子、３．４．５．６．７．８．９．
１０・・・クロック周期遅延回路、１１．１２．１３，
１４，１５，１６．１７・・・排他的論理和回路、１８
．１９，２０，２１，２２，２３．２４・・・積分器、
５・・・極性信号入力端子、２６・・・符号量干渉の方
向を示すビットの入力端子、２７．２８・・・符号量干
渉量を示すビットの入力端子、２９〜４４・・・クロッ
ク周期遅延回路、４５〜５１・・・排他的論理和回路、
５２〜５８・・・積分器、５９・・・カウントパルス入
力端子、ω、６１・・・符号量干渉量を示すビア）の入
力端子、屹・・・μｐ−ｄｏＮｒ１制御信号、 ６３〜
６９＝−Ｔ−フリップフロップ、７０〜７３・・・３人
力かの回路、７４〜７８・・反転回路、７９〜９５・・
・２人力ＮＡＮＤ回路、部〜関・・・２人力ＯＲ回路。 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − 第１図 ↑ ８イ道１イ４レラ Ｃａ Ｃ−２Ｃ−４Ｃｏ Ｃ１Ｃ２Ｃ３第３図 Ｃ−３Ｃ−２Ｃ−Ｉ ＣＯＣ１Ｃ２Ｃ３第５図
重み制御回路、第３図は本発明による制御回路、第４図
は本発明による識別法を示す図、第５図はＰａｔｈ５’
とｐａｔｈｇの間の符号量干渉を示す図、第６図はアッ
プダウンカウンタのズロノク図である。 １・・・極性信号入力端子、２・・・誤差信号（符号量
干渉の方向）入力端子、３．４．５．６．７．８．９．
１０・・・クロック周期遅延回路、１１．１２．１３，
１４，１５，１６．１７・・・排他的論理和回路、１８
．１９，２０，２１，２２，２３．２４・・・積分器、
５・・・極性信号入力端子、２６・・・符号量干渉の方
向を示すビットの入力端子、２７．２８・・・符号量干
渉量を示すビットの入力端子、２９〜４４・・・クロッ
ク周期遅延回路、４５〜５１・・・排他的論理和回路、
５２〜５８・・・積分器、５９・・・カウントパルス入
力端子、ω、６１・・・符号量干渉量を示すビア）の入
力端子、屹・・・μｐ−ｄｏＮｒ１制御信号、 ６３〜
６９＝−Ｔ−フリップフロップ、７０〜７３・・・３人
力かの回路、７４〜７８・・反転回路、７９〜９５・・
・２人力ＮＡＮＤ回路、部〜関・・・２人力ＯＲ回路。 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − 第１図 ↑ ８イ道１イ４レラ Ｃａ Ｃ−２Ｃ−４Ｃｏ Ｃ１Ｃ２Ｃ３第３図 Ｃ−３Ｃ−２Ｃ−Ｉ ＣＯＣ１Ｃ２Ｃ３第５図
Claims (1)
- ２Ｎ値（Ｎ：整数）の多値信号を識別するＪ （Ｊ：Ｊ
≧Ｎ＋２の整数）ビットの複数のＡ／Ｄ変換器の上位Ｎ
ビットの識別出力と、これと同一のＡ／Ｄ変換器、また
は別のＡ／Ｄ変換器出力の上位（Ｎ＋１）ビットからＪ
ピットまでの（Ｊ−Ｎ）ビットの誤差信号の少なくとも
一方を一定時間Ｔの整数倍遅延する遅延回路と、それぞ
れ独立に遅延された識別信号の極性および誤差信号の極
性を入力する排他的論理和回路と、該排他的論理和回路
の出力に従って加算又は減算するアップダウンカウンタ
を有し、識別信号および誤差信号の大きさに応じてカウ
ントハルスをアップダウンカウンタの選択された桁に入
力し、その出力に制御信号を得ることを特徴とする誤差
信号相関検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10059084A JPS60245322A (ja) | 1984-05-21 | 1984-05-21 | 誤差信号相関検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10059084A JPS60245322A (ja) | 1984-05-21 | 1984-05-21 | 誤差信号相関検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245322A true JPS60245322A (ja) | 1985-12-05 |
| JPH0586092B2 JPH0586092B2 (ja) | 1993-12-09 |
Family
ID=14278088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10059084A Granted JPS60245322A (ja) | 1984-05-21 | 1984-05-21 | 誤差信号相関検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119331A (ja) * | 1986-11-07 | 1988-05-24 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別方式 |
-
1984
- 1984-05-21 JP JP10059084A patent/JPS60245322A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119331A (ja) * | 1986-11-07 | 1988-05-24 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586092B2 (ja) | 1993-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |