JPS60237567A - 多重プロセツサシステムにおけるメモリアクセス方法および装置 - Google Patents

多重プロセツサシステムにおけるメモリアクセス方法および装置

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JPS60237567A
JPS60237567A JP60022121A JP2212185A JPS60237567A JP S60237567 A JPS60237567 A JP S60237567A JP 60022121 A JP60022121 A JP 60022121A JP 2212185 A JP2212185 A JP 2212185A JP S60237567 A JPS60237567 A JP S60237567A
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JP
Japan
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data
processor
memory
location
buffer
Prior art date
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Pending
Application number
JP60022121A
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English (en)
Inventor
ポール・ケイ・ロドマン
ジヨゼフ・エル・アーデイニ・ジユニア
デイビツド・ビー・パプワース
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PURAIMU COMPUTER Inc
Original Assignee
PURAIMU COMPUTER Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理の分野に属し、詳しくいうと、多重
プロセッサシステムにおけるメモリアクセスデマンドを
解決するための方法および装置に関する。
従来の技術 多くの進歩したデータ処理システムにおいては、多数の
独立のプロセッサがこのシステムによって共有される主
メモリにアクセスし得る。１つのプロセッサが特定のメ
モリロケーションを読出すことのみを欲するときに、あ
るいは特定されたロケーションを再書込みすることを希
望するときでさ。
え、アクセスは性能に殆んど損失なしに逐次制御するこ
とができる。しかしながら、プロセッサが読出し一変更
一書込み（ＢＭＷ）動作として知られた動作あるいは類
似の動作を実行することも通例である。この動作は選択
されたメモリロケーションからデータを読出し、読出し
たデータを処理し、そして変更したデータを上記特定の
日ケーションヘ書込んで戻すということを含んでいる。
第２のプロセッサがＲＭＷ動作の中途において。
あるロケーションにアクセスすることを要求する状態か
らシステムを保護するための通常の方法は、動作が完了
するまでメモリバスを凍結することであった。この解決
策は不幸にも性能を著るしく損ねる。このため、フラグ
、ロックビット等を使用して処理されている１ブロツク
のデータの活動を停止させるシステムも提案されている
。それにも拘わらず、依然として問題が残る。何故なら
ば、１つのプロセッサがそのようなロックされたデータ
に関して動作しているときに、他のプロセッサはしばし
ば、そのデータを読出すことができず、ましてそれに関
して同時に動作することはできないからである。
複数のアクセス要求を処理する問題は、独立のプロセッ
サの１つがＡＳＣＩＩ　（アスキー）コード化データの
ストリングを移動させるようなデータのストリングに関
する命令を遂行しているときに、重大にガリ得る。８ビ
ツトＡＳＣＩＩワード（言語文字、句読等を表わす）は
進歩したシステムが設計されている代表的な１６ビツト
（または３２ビツト）レジスタよりも小さいから、完全
な１６（または３２）ビットより小さいビットに変える
ことを含む変更はしばしばシステムのハードウェアによ
って制御され力い。
例えば、多数のプロセッサに共通の３２ビツトワイドメ
モリレジスタは一側（上部１６ビツト）の整数値（すな
わち、フォートラン＊２整数）および他側（下部１６ビ
ツト）の２つのＡＳＣＩＩ文字よりなる２つのデータブ
ロックを記憶することができる。第１のプロセッサがＡ
ＳＣＩＩ文字のみを取り換えることを欲した場合には、
レジスタ全体を読出し、−側の整数値を保持し、かつ他
側の文字を変えるように内容を変更し、そして変更した
３２ビツトをレジスタに書込む必要がある。このＲＩＶ
ＩＷ動作は瞬時には起り得ないから、第２のプロセッサ
はその間にレジスタの一部に新しい工／トリを書込む可
能性があり（す々わち、整数値を取り換えるために）、
このデータは第１のプロセッサが何等の制御なしにその
変更したものを挿入することを可能にされた場合に、失
なわれてしまう。それ故、データに対する解決策は第１
のプロセッサがＢＭＷ動作を実行している間、第２のプ
ロセッサを１つの方法でまたは他の方法で排除すること
であった。
発明が解決しようとする問題点 複数のプロセッサが最小の中断でメモリロケ−ジョンを
共有することができる効率の良いメモリアクセスシステ
ムが待望されている。特に、メモリバスな凍結すること
なしにあるいはデータブロックを完全に活動停止させる
ことなしに、他のプロセッサにＲＭＷ動作を実行させる
アクセス方法が出現すれば、長い間の希望が実現される
ことになる。
発明の目的 従って、本発明の目的は１つのプロセッサが特定のメモ
リロケーションに関して読出し一変更一書込み（ＢＭＷ
）動作を実行しているときでさえ、複数のプロセッサが
システムのメモリに同時に作用することができる改良さ
れたデータ処理システムおよび方法を提供することであ
る。
問題点を解決するための手段 本発明は１つのプロセッサが特定のメモリロケーション
に関して読出し一変更一書込み（ＢＭＷ）動作を実行し
ているときでさえ、複数のプロセッサがシステムのメモ
リに同時に作用することができる改良されたデータ処理
システムおよび方法にある。メモリバスな凍結するまた
はデータブロックを活動停止する通常の技術は、読出し
一変更一書込み動作が完了するまで関連するロケーショ
ンをロックするメモリ制御器と関連して内容連想書込み
バッファを使用することによって、不用にされる。
本発明は複数のプロセッサと主メモリとの間でデータの
移動を制御するために２イトスルー（書込み）バッファ
を使用するデータ処理システムにおいて最も有効である
。ライトスルースキームにおいては、バッファがプロセ
ッサからの一連の書込み命令を、メモリバスがクリアさ
れるまで、記憶するために使用される。このバッファは
プロセッサがデータを読出して最新のデータに対してバ
ッファをボールしようとすることを可能圧する内容連想
バッファであることが好ましい。本発弘においては、こ
の内容連想バッファは、また、データがＲＭＷ動作を受
けているときにはいつでも制御器が新しいエントリを制
御することを可能にする。
好ましい一実施例においては、読出し一変更一書込みシ
ーケンスがプロセッサによって開始されたときに命令の
発生のためにマイクロコードのフィールドが設けられて
いる。この命令（すなわち、「ロックを行なえ」）は書
込みバッファの適当なアドレスに、その動作を書込みで
はなくて日ツクとして指示するタグピットおよびそのプ
ロセッサを識別する他のタグピットと一緒に、挿入され
る。
その後、同じロケーションからデータを単に読出そうと
するプロセッサは妨害されず、そしてそのようなプロセ
ッサは、実際に、新しいデータをそのメモリロケーショ
ンに挿入するために書込むことができる。しかしながら
、そのメモリロケーションに送られた新しいデータは挿
入されガいで、第１のプロセッサの読出し一変更一書込
みプロセスが完了するまで、書込みバッファにとどまっ
ている。その上、マイクロコード命令Ｆｉ第１のプロセ
ッサが第２のプロセッサのデータをオーバーライドする
ことを防止し、それによって書込みバッファの同じアド
レスに対する第２の書込み命令がそこに存在する任意の
データを無効にする代表的プロセスを破棄する。かくし
て、中断のなり処理が２つのプロセッサに対して本質的
に維持される。
この技術は３つ以上のプロセッサの場合にも外挿によっ
て適用することができる。
本発明はある好ましい実施例に関して記載するけれど、
この分野の技術者ならば本発明の精神あるいは範囲から
逸脱することなしに種々の変形および変更がなし得るこ
とは明らかガ筈である。
以下、添付図面を参照して本発明の好ましい実施例につ
いて詳細に説明する。
第１図は本発明のメモリアクセスシステム１０の一般的
ブロック図が示されており、このシステム１０ｉメモリ
バス１６を介して共通メモリ１８に接続された少なくと
も２つのプロセッサ１２および１４を含む。メモリバス
１６はデータバス１６＆、アドレスバス１６ｂ１および
命令バス１６ｃを含む。（勿論、データ、アドレスおよ
び命令信号は５つより少ない別々のラインによって送信
することができる。例えば、３つ全部の信号を多重化し
であるいは他の方法でコード化して単一のラインで送信
することができる。）共通メモリ１８は代表的には約１
メガバイトの高速ＭＯＳメモリであるが、このアクセス
システムは異なる形式のメモリまたは異々る大きさのメ
モリで実現することもできる。
プロセッサ１２．１４とメモリ１８との間には制御器２
０およびロックする内容連想書込みバッファ２２が挿入
されている。制御器２０はメモリロケーションへのアク
セスを制御するのに使用される通常の制御器に多くの面
で類似している。代表的には、制御器２［１はハードウ
ェアとファームウェア（またはマイクロコード）の組合
せによって実現される。本発明においては、制御器２０
はＢＭＷ要求を識別するための命令、バッファ２２をア
ドレスし、フォーマット化するための命令、および特定
のアドレスをロックし、そしてプロセッサ１２．１４．
メモリ１８およびバッファ２２間でデータを転送するた
めに必要な後述する命令を発生するための命令を含む。
バッファ２２は商業的に入手できるコンポーネントによ
りあるいはこの分野の技術者による個々の設計により、
実現することができる。本質的に、内容連想書込はアド
レスワードな供給することによってアクセスされるアド
レス編成バッファである。好ましい一実施例においては
、この構造は４つのアドレスされるエントリを含む。
バッファ２２の構造は第２図に詳しく示されている。こ
のバッファ２２は複数のアドレスブロックＡ、Ｂ、・・
・を含む。バッファ２２の各アドレスは主メモリ１８の
メモリロケーションに対応する。各アドレスには、２つ
の１６ビツトストリングのデータＡ、・・・Ａ、、およ
びＡ１．・・・Ａ、！、各ストリングに対する有効ビッ
ト■、および■２、ロックビットＬ、およびロック命令
ＩＤを発生するプロセッサを識別するための少なくとも
１ビツトが関連している。（２つのプロセッサの場合に
は、これらプロセッサ間を識別するのに代表的には１ビ
ツトだけが必要である。しかしながら、５つ以上のプロ
セッサの場合には、追加のビットが必要となる。）バッ
ファ２２に記憶された２つの１６ビツトストリングのデ
ータのそれぞれは「データブロック」と呼ばれる。これ
ら２つのデータブロックはメモリデータワードを構成す
る。例示の実施例においては、ブロックとしてまたは２
つのブロックのセットとして転送される。１６ビツトの
ブロックはデータ伝送のための最小の寸法である。
上記した構造はメモリバスのデータバスが３２ビツトの
ワイドデータ伝送に適応でき、かつオペレーティングシ
ステムが１６ビツトのブロック伝送の児全性をまた保証
するように設計されているシステムにおいて使用するよ
うに意図されている。
勿論、この中の教示は１６ビツトのデータ伝送および８
ビツトのデータブロック設計にも適用できるものである
。
メモリアクセススキームの動作は第３＆図ないし第３ｄ
図に概略的に示されている。第３ａ図において、バッフ
ァ２２の単一のエントリはシステムに接続されたプロセ
ッサの任意の１つからのデータを含むその初期状態で図
示されている。ＢＭＷ動作が１つのプロセッサによって
、例えば第３ｂ図に示すようにＣＰＵφによって開始さ
れると、制御器２０はロックビットをセットしくすガわ
ち、「１」の値に）、有効ビットｖ、および■、も初期
設定され（すなわち「φ」の値に）、第１および第２の
データブロックの一方が変更されていることを指示する
。この変更を実行するプロセッサはまた、識別ピッ）Ｉ
Ｄによって同時に識別される（すなわち、ＣＰＵφに対
しては「φ」にセットされる）。
第３＆図乃至３ｄ図におけるバッファエントリは第２図
に示すアドレスと関連しているから、この「内容連想」
特性は制御器２０によって有益に使用される。ＣＰＵφ
のＲＭＷ中、他のプロセッサが特定のメモリロケーショ
ンに対する書込み命令を実行しようとする場合には、制
御器２０はそのロケーションと関連したアドレスに対し
てバッファ２２をポールする。このアドレスがバッファ
２２においてリストされない場合には、プロセツサはバ
ッファ２２を通じてメモリ１８に書込むことを許可され
る。
これに反し、他のプロセッサがバッファ２２に既に記憶
されているメモリアドレスのロックピット下にある１つ
に書込むことを欲した場合には、制御器はそのアドレス
をロックされたアドレスと認識し、ＲＭＷ動作が完了す
るまでこの新しいデータを保持するのに必要なステップ
をとる。例えば、第３ｃ図に示すように、新しいデータ
を第１のデータブロックに対して書込む場合には、その
ブロックと関連した有効ビットＶ１がセットされ（す力
わち、「１」の値に）、この新しいデータがＣＰＵφに
よってその後書込まれる任意の変更データを犠牲にして
セーブされるべきであるということを指示する。（適正
カプログラミングにより第２のプロセッサがバッファの
データの第１のプロセッサによって変更されている部分
を変えようとすることを阻止されると仮定する。）第１
のプロセッサが第３ｄ図に示すようにデータの変更を完
了すると、ＣＰＵ１によってセットされなかつた有効ビ
ット■、によって支配される部分（すなわち、第２のデ
ータブロック）だけがバッファに挿入される。この点で
両有効ビットはセットされ、この状態（あるいはロック
ピットまたは識別ビットの増分）は、このバッファアド
レスがメモリヘロードする用意ができているということ
を制御器２０に知らせる。
上述の好ましい実施例に対して種々の変形および変更が
なし得ることはこの分野の技術者には明らかであり、こ
れら変形および変更は本発明の範囲内に入るものである
。
【図面の簡単な説明】
第１図は本発明のメモリアクセスシステムの一般的ブロ
ック図、第２図は第１図のロックする内容連想書込みバ
ッファの詳細なブロック図、第６ａ図乃至第３ｄ図は本
発明のメモリアクセスプロセスの概略図である。 １０：メモリアクセスシステム １２．１４：プロセッサ １６：メモリパス １８：共通メモリ ２０：制御器 ２２：ロックする内容連想書込みバッファＦＩＧ、２ 手続補正書（方式） 昭和６０年　６月１７日 特許庁長官　志　賀　学　殿 事件の表示　昭和６０年特願第２２１２１　号補正をす
る者 事件との関係　特許出願人 名称　プライム・コンピュータ・インコーメレイテッド
補正命令通知の［１付昭和６０年５月２８日’、、　Ｉ
−、）　− 補正の対象 明細書 補正の内容　別紙の通り 明細書の浄書（内容に変更なし）

Claims (9)

    【特許請求の範囲】
  1. （１）複数のアドレスされるロケーションを有スる主メ
    モリと、 それぞれが独立に前記アドレスされるロケーションのデ
    ータを読出し、変更し、そして書込むことができる少々
    くとも第１および第２のプロセッサと、 複数の内容アドレス可能なデータワードを有する内容連
    想バッファ手段と、 前記プロセッサ、前記メモリ、および前記バッファ手段
    に接続され、前記読出しおよび書込み動作を制御するた
    めの制御手段 とを具備し、 前記制御手段が、前記プロセッサの１つからのロック命
    令に応答して、前記内容連想バッファ手段を使用し、通
    常のシーケンスのメモリ嘴゛込み命令を変更させ、前記
    プロセッサが同じ主メモリのアドレスされるロケーショ
    ンに同時にアクセスおよび書込みをすることができるよ
    うにしたことを特徴とする多重プロセッザデータ処理シ
    ステム。
  2. （２）前記制御手段が、主メモリに書込まれるべきデー
    タのアドレスに対して前記内容連想バッファ手段をチェ
    ックし、前記アドレスが前記バッファ手段内で見出され
    たときに、前記バッファ手段に代りにデータを書込むた
    めの手段を含む特許請求の範囲第１項記載のデータ処理
    システム。
  3. （３）前記内容連想バッファ手段内の前記内容アドレス
    可能なデータワードのそれぞれが少なくとも２つの別個
    のデータブロックを含む特許請求の範囲第１項記載のデ
    ータ処理システム。
  4. （４）前記制御手段が、新しいデータを前記２つの別個
    のデータブロックのいずれかに独立に書込むための手段
    と、かかるデータを新しいデータと識別するための手段
    とを含む特許請求の範囲第３項記載のデータ処理システ
    ム。
  5. （５）前記制御手段が前記新しいデータを後続の書込み
    命令に関して優先して保持するための手段を含む特許請
    求の範囲第４項記載のデータ処理システム。
  6. （６）複数のプロセッサと、各プロセッサが独立に読出
    し、変更し、書込むことができる複数のアドレスされる
    ロケーションを有する主メモリとを含み、同じメモリロ
    ケーションの同時使用を処理するデータ処理システムに
    おいて、 前記プロセッサおよび前記メモリに接続され、メモリロ
    ケーションに伝送する前にデータを記憶するための内容
    連想バッファ手段を含み、該バッファ手段がそのエント
    リのそれぞれに対して、（１）第１のプロセッサによっ
    て読出されるメモリロケーションを識別するアドレスを
    記憶するためのアドレスブロックと、（ｉｔ）各アドレ
    スブロックと関連した少ガくとも２つの別個のデータブ
    ロックと、（ｉｉｉ）ロック用ブロックと、（１ｖ）前
    記別個のデータブロックのそれぞれと関連した有効ブロ
    ックとを含むデータ構造を有し、 前記バッファ手段が制御手段を有し、該制御手段が、（
    ａ）特定のアドレスをロックして第１のプロセッサが読
    出し、変更し、そして新しいデータを書込む間、第２の
    プロセッサによって前記アドレスに挿入されるデータが
    前記メモリに伝送できないようにし、（ｂ）エントリア
    ドレスがロックされている間第２のプロセッサからデー
    タブロックの１つに挿入される新しいデータを記憶し、
    かつ有効と指示し、そして第１のプロセッサによって書
    込まれる変更データに優先して前記ブロックに挿入され
    るデータを保持し、（ｅ）第１のプロセッサがその変更
    を完了し、新しいデータを前記特定のアドレスにエント
    リのため書込んだときに、前記特定のアドレスのロック
    を解除し、そして（ａ）ロック解除したデータを前記バ
    ッファ手段から前記主メモリロケーションに伝送するよ
    うに制御することを特徴とするデータ処理システム。
  7. （７）前記制御手段が、特定のアドレスのロックを生じ
    させるプロセッサを識別するための手段な含んでいる特
    許請求の範囲第６項記載のデータ処理システム。
  8. （８）前記バッファ手段が複数のエントリセケーション
    ヲ持チ、任意のロケーションがプロセッサの少なくとも
    １つによりロックできるバッファを含む特許請求の範囲
    第６項記載のデータ処理システム。
  9. （９）少なくとも第１のプロセッサおよび第２のプロセ
    ッサと、それぞれが複数のデータブロックを有するね数
    のアドレスされるロケーションを具備する内容連想メモ
    リとを含むデータ処理システムにおける主メモリロケー
    ションにアクセスするための同時リクエストを処理する
    ための方法において、 第１のプロセッサが主メモリロケーションからのデータ
    を変更している時点を決定し、内容連想メモリのアドレ
    スされるロケーションを主メモリロケーションと関連伺
    ける段階と、 前記関連付けられた内容連想メモリロケーションをロッ
    クする段階と、 主メモリロケーションの特定のデータブロックに対して
    第２のプロセッサによって発生される任意の新しいデー
    タをロックされたロケーションに記憶する段階と、 前記新しいデータが前に記憶されている同じアドレスさ
    れたロケーションの特定のデータブロックにアドレスさ
    れる第１のプロセッサからの変更データを放棄する段階
    と、 第１のプロセッサからの変更データを前記ロックされた
    ロケーションの変更されないデータブロックに記憶し、
    そしそ前記ロケーションのロックを解除する段階と、 第１および第２のプロセッサによってそれぞれ記憶され
    た変更された新しいデータを前記ロケーションカラ前記
    主メモリロケーションへｏ−ト−ｔ−る段階 とを含むことを特徴とする処理方法。 叫　前記関連付けられた内容連想メモリロケーションを
    ロックする前記段階が前記内容連想メモリの前記ロケー
    ションと関連したロックブロックに記憶された値を変更
    することを含む特許請求の範囲第９項記載の方法。 ａυ　新しいデータを前記データブロックに記憶する前
    記段階が前記内容連想メモリの前記データブロックと関
    連した有効ブロックに記憶された値を変更することを含
    む特許請求の範囲第９項記載の方法。 α２　前記変更データを放棄する前記段階が前記有効プ
    四ツクに記憶された値が変化されたときにデータを放棄
    する段階を含む特許請求の範囲第１１項記載の方法。
JP60022121A 1984-02-10 1985-02-08 多重プロセツサシステムにおけるメモリアクセス方法および装置 Pending JPS60237567A (ja)

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JP (1) JPS60237567A (ja)
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