JPS60232738A - ル−プ形伝送システム - Google Patents
ル−プ形伝送システムInfo
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- JPS60232738A JPS60232738A JP59088433A JP8843384A JPS60232738A JP S60232738 A JPS60232738 A JP S60232738A JP 59088433 A JP59088433 A JP 59088433A JP 8843384 A JP8843384 A JP 8843384A JP S60232738 A JPS60232738 A JP S60232738A
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- Japan
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- circuit
- signal
- data
- synchronization
- frame synchronization
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のノードを伝送路により環状接続して構成
し、同期時分割多重によりデータ伝送を行う、ループ形
データ伝送システムに関する。
し、同期時分割多重によりデータ伝送を行う、ループ形
データ伝送システムに関する。
従来より、この種の同期時分割多重のループ形伝送シス
テムは第３図に示すように、センターノード（以下ＣＮ
という）と複数のローカルノード（以下ＬＮという）１
〜ｎが環状に接続されて構成される。ＣＮは、第４図に
示すようなフレーム構成の信号を生成し、ＬＮおよび伝
送路で生じる伝送遅延時間を補正し、ループ上に１フレ
ームの整数倍のフレームが存在するようにＣＮの遅延時
間を制御する。第４図中、ＦＷはフレーム同期ワード、
Ｄ１〜Ｉ）ｒｒｌはデータである。ＬＮはＣＮに従属同
期して動作し、フレームの中継、およびフレ−入内のデ
ータの送受信を行う。このようなループ形伝送システム
において、任意のＬＮ間でデータ伝送を行うには、ルー
プ内の全てのＬＮがＣＮと同期して動作することが必要
であり、システム立上り時（動作開始時）にはデータ伝
送に先立ち、このシステム全体の同期が確立するのを待
つ必要がある。したがって、このようなシステムではシ
ステム同期の確立に要する時間を短くすることが重要で
ある。
テムは第３図に示すように、センターノード（以下ＣＮ
という）と複数のローカルノード（以下ＬＮという）１
〜ｎが環状に接続されて構成される。ＣＮは、第４図に
示すようなフレーム構成の信号を生成し、ＬＮおよび伝
送路で生じる伝送遅延時間を補正し、ループ上に１フレ
ームの整数倍のフレームが存在するようにＣＮの遅延時
間を制御する。第４図中、ＦＷはフレーム同期ワード、
Ｄ１〜Ｉ）ｒｒｌはデータである。ＬＮはＣＮに従属同
期して動作し、フレームの中継、およびフレ−入内のデ
ータの送受信を行う。このようなループ形伝送システム
において、任意のＬＮ間でデータ伝送を行うには、ルー
プ内の全てのＬＮがＣＮと同期して動作することが必要
であり、システム立上り時（動作開始時）にはデータ伝
送に先立ち、このシステム全体の同期が確立するのを待
つ必要がある。したがって、このようなシステムではシ
ステム同期の確立に要する時間を短くすることが重要で
ある。
第５図は、従来のＬＮの中継回路の構成例である。第５
図において、ＣＮまだは上流のＬＮより受信した受信信
号ａは、受信回路１内の増幅器１１を通過後、復号回路
１２ タイミング回路１３により受信データｂ１クロッ
クＣに変換される。フレーム同期回路２内のフレーム同
期検出回路２１は、この受信データｂを受けて、１フレ
一ム周期ごとに現われるフレーム同期ワードを検出しフ
レーム同期ワード検出信号をビットカウンタ２２に対し
て出力するとともに、この信号を複数回カウントし、フ
レーム同期確立信号ｄを出力する。ビットカウンタ２２
はクロックＣおよびフレーム同期検出回路２１からのフ
レーム同期ワード検出信号を受けて、ハイウェイアドレ
ス係号ｅを出力する。
図において、ＣＮまだは上流のＬＮより受信した受信信
号ａは、受信回路１内の増幅器１１を通過後、復号回路
１２ タイミング回路１３により受信データｂ１クロッ
クＣに変換される。フレーム同期回路２内のフレーム同
期検出回路２１は、この受信データｂを受けて、１フレ
一ム周期ごとに現われるフレーム同期ワードを検出しフ
レーム同期ワード検出信号をビットカウンタ２２に対し
て出力するとともに、この信号を複数回カウントし、フ
レーム同期確立信号ｄを出力する。ビットカウンタ２２
はクロックＣおよびフレーム同期検出回路２１からのフ
レーム同期ワード検出信号を受けて、ハイウェイアドレ
ス係号ｅを出力する。
分離多重化回路３は、シリアル・パラレル変換回路３１
、パラレル・シリアル変換回路３２、およびマルチプレ
クス・デマルチプレクス回路３３より成シ、シリアルな
受信データｂから、チャネルごとに分割されたパラレル
受信データｆへの分離、図示されていない端末等その他
の回路からのパラレル送信データｇからシリアルな送信
データｈへの多重化を行う。送信回路４は符号回路４１
、駆動回路４２より成り、送信データｈを符号変換し、
送信信号ｉとして伝送路へ送信する。
、パラレル・シリアル変換回路３２、およびマルチプレ
クス・デマルチプレクス回路３３より成シ、シリアルな
受信データｂから、チャネルごとに分割されたパラレル
受信データｆへの分離、図示されていない端末等その他
の回路からのパラレル送信データｇからシリアルな送信
データｈへの多重化を行う。送信回路４は符号回路４１
、駆動回路４２より成り、送信データｈを符号変換し、
送信信号ｉとして伝送路へ送信する。
ここで、タイミング回路１３には、一般にＰＬＬ回路が
用いられるだめ、受信信号ａが入力されてから正常な受
信データｂ１クロックＣが得られるまでには、一定のビ
ット同期時間が必要である。
用いられるだめ、受信信号ａが入力されてから正常な受
信データｂ１クロックＣが得られるまでには、一定のビ
ット同期時間が必要である。
また、フレーム同期検出回路２１は、ビット誤りによる
誤同期を防ぐため、フレーム同期ワードを複数回検出し
てはじめてフレーム同期が確立したと判定する保護機能
があるため、正常な受信データｂの入力に対し、フレー
ム同期確立までには一定のフレーム同期時間が必要であ
る。一方、分離多重化回路３、および駆動回路４２は、
フレーム同期が確立されていない期間は動作しない。し
だがって、第５図に示す中継回路は、正常な受信信号ａ
の入力に対し、正常な送信信号ｌが出力されるまでには
、ビット同期時間とフレーム同期時間の合計の時間が必
要となる。
誤同期を防ぐため、フレーム同期ワードを複数回検出し
てはじめてフレーム同期が確立したと判定する保護機能
があるため、正常な受信データｂの入力に対し、フレー
ム同期確立までには一定のフレーム同期時間が必要であ
る。一方、分離多重化回路３、および駆動回路４２は、
フレーム同期が確立されていない期間は動作しない。し
だがって、第５図に示す中継回路は、正常な受信信号ａ
の入力に対し、正常な送信信号ｌが出力されるまでには
、ビット同期時間とフレーム同期時間の合計の時間が必
要となる。
このような中継回路を持つＬＮを用いて構成されるルー
プ形伝送システムでは、つぎのような欠点がある。すな
わちＣＮと第５図に示す中継回路を有するｎ台のＬＮで
ループ形伝送システムを構成した場合、システム立上り
時にＣＮが正常な信号の送信を開始してからシステム同
期が確立するまでの時間（これをシステム同期確立時間
と呼ぶ）は、ｎ台のＬＮが順次ビット同期とフレーム同
期を確立し、最後にループを一巡してＯＮに戻ってくる
信号に対してビット同期とフレーム同期が確立するまで
の時間となるので、ノード数に比例して長くなる欠点が
ある。第６図は、上述のシステム同期確立過程における
ＣＮとＬＮのビット同期フレーム同期の確立するタイミ
ングを示す図であって、（１）のＣＮ −ＯＵＴ はＣ
Ｎが正常な信号の送信を開始するタイミングを、（２）
〜（５）のＢＳ、ＦＳはそれぞれピント同期およびフレ
ーム同期の確立するタイミングを示し、ＢＳ−、ＦＳに
続く数字（１〜ｎ）はＬＮの番号、記号ＣはＣＮのもの
であることを示す。 ＴＩ３ 、 ＴＦ はそれぞれ−
中継回路当りのビット同期時間とフレーム同期時間であ
る。
プ形伝送システムでは、つぎのような欠点がある。すな
わちＣＮと第５図に示す中継回路を有するｎ台のＬＮで
ループ形伝送システムを構成した場合、システム立上り
時にＣＮが正常な信号の送信を開始してからシステム同
期が確立するまでの時間（これをシステム同期確立時間
と呼ぶ）は、ｎ台のＬＮが順次ビット同期とフレーム同
期を確立し、最後にループを一巡してＯＮに戻ってくる
信号に対してビット同期とフレーム同期が確立するまで
の時間となるので、ノード数に比例して長くなる欠点が
ある。第６図は、上述のシステム同期確立過程における
ＣＮとＬＮのビット同期フレーム同期の確立するタイミ
ングを示す図であって、（１）のＣＮ −ＯＵＴ はＣ
Ｎが正常な信号の送信を開始するタイミングを、（２）
〜（５）のＢＳ、ＦＳはそれぞれピント同期およびフレ
ーム同期の確立するタイミングを示し、ＢＳ−、ＦＳに
続く数字（１〜ｎ）はＬＮの番号、記号ＣはＣＮのもの
であることを示す。 ＴＩ３ 、 ＴＦ はそれぞれ−
中継回路当りのビット同期時間とフレーム同期時間であ
る。
第６図におけるシステム同期確立時間は、これをＴｓ
とすれば、全ノード数が（ｎ＋１）であるので Ｔｓ−（ｎ ＋ １） Ｘ （ＴＢ 十ＴＦ） （１）
と表わされる。
とすれば、全ノード数が（ｎ＋１）であるので Ｔｓ−（ｎ ＋ １） Ｘ （ＴＢ 十ＴＦ） （１）
と表わされる。
たとえば、フレーム周期が１２５ ）１． Ｓで、クロ
ックが６４ｋｂ／ｓ の電話回線が４８ チャネル収容
できる３、 ０７２Ｍｂ／ｓの伝送速度を持つループ形
伝送システムにおいて、−中継回路当りのビット同期時
間ＴＢ を５０ｍ５１フレ一ム同期保護のために必要な
フレーム数を１６、フレーム同期時間を２ｍＳ とし、
ＬＮの数を３０ とすればシステム同期確立時間Ｔｓは Ｔｓ −＝ （３０＋１ ） Ｘ （５０＋２ ） ＝
１６１２ｍ５となる。しだがって、データ伝送に先立
ち、この時間だけ待たされることになる。
ックが６４ｋｂ／ｓ の電話回線が４８ チャネル収容
できる３、 ０７２Ｍｂ／ｓの伝送速度を持つループ形
伝送システムにおいて、−中継回路当りのビット同期時
間ＴＢ を５０ｍ５１フレ一ム同期保護のために必要な
フレーム数を１６、フレーム同期時間を２ｍＳ とし、
ＬＮの数を３０ とすればシステム同期確立時間Ｔｓは Ｔｓ −＝ （３０＋１ ） Ｘ （５０＋２ ） ＝
１６１２ｍ５となる。しだがって、データ伝送に先立
ち、この時間だけ待たされることになる。
壕だ、上記の欠点は、システム立上り時に限らず、２重
化された伝送路を持つ２重ループ形伝送システムにおけ
る障害復旧時の回線再構成の場合も同様であり、この場
合はシステム同期確立時間が長いことは大量のデータの
損失となる。前述のシステム例の場合、システム同期確
立に約１．６秒必要なので、障害発生から回線再構成に
至るまでに、少くとも４．９Ｍｂ の大量のデータの損
失となる０ 本発明の目的は、上記欠点を解消し、極めて短時間にシ
ステム同期を確立することのできるループ形伝送システ
ムを提供することにある。
化された伝送路を持つ２重ループ形伝送システムにおけ
る障害復旧時の回線再構成の場合も同様であり、この場
合はシステム同期確立時間が長いことは大量のデータの
損失となる。前述のシステム例の場合、システム同期確
立に約１．６秒必要なので、障害発生から回線再構成に
至るまでに、少くとも４．９Ｍｂ の大量のデータの損
失となる０ 本発明の目的は、上記欠点を解消し、極めて短時間にシ
ステム同期を確立することのできるループ形伝送システ
ムを提供することにある。
以下図面を参照して本発明の実施例について説明する。
第１図はＬＮの中継回路における本発明の実施例であっ
て、第５図と同一符号は同一まだは相当部分を示す。５
は３の分離多重化回路における伝送遅延時間に等しい遅
延時間を持つ遅延回路、６は符号回路４１ の入力を遅
延回路５の出力の遅延受信データｂ′とするか、分離多
重化回路３の出力りとするかを切替える切替回路である
。４２′は駆動回路であって、第５図の駆動回路４２
が、フレーム同期確立信号ｄによって動作が制御されて
いたのに対し、４２′は常に動作している点が異なる。
て、第５図と同一符号は同一まだは相当部分を示す。５
は３の分離多重化回路における伝送遅延時間に等しい遅
延時間を持つ遅延回路、６は符号回路４１ の入力を遅
延回路５の出力の遅延受信データｂ′とするか、分離多
重化回路３の出力りとするかを切替える切替回路である
。４２′は駆動回路であって、第５図の駆動回路４２
が、フレーム同期確立信号ｄによって動作が制御されて
いたのに対し、４２′は常に動作している点が異なる。
切替回路０の制御信号はフレーム同期確立信号ｄとし、
フレーム同期が確立していれば、分離多重化回路３の出
力りを、フレーム同期が確立していなければ、遅延受信
データｂ′を符号回路４１ ０入力とするよう制御する
。
フレーム同期が確立していれば、分離多重化回路３の出
力りを、フレーム同期が確立していなければ、遅延受信
データｂ′を符号回路４１ ０入力とするよう制御する
。
い壕、正常な受信信号ａが受信回路１に入力されると、
タイミング回路１３ は、自走状態から受信信号ａにビ
ット同期するように動作する。しかし、正常なりロック
Ｃが得られるまでにはビット同期時間が必要なため、ビ
ット同期が確立する捷での間は正常な受信データｂが得
られず、フレーム同期検出回路２１ においてもフレー
ム同期ワードが検出されず、フレーム同期確立信号ｄも
出力されない。したがって符号回路４１ には、切替回
路６により、遅延受信データｂ′が入力され、符号化さ
れた後、駆動回路４２′を経て送信信号ｉとして伝送路
へ送出される。壕だ、ビット同期が確立した時点でもフ
レーム同期は確立しておらず、切替回路６は遅延受信デ
ータｂ′を通過せしめる状態のｉｔであり、ビット同期
が確立する以前においては送信信号ｉは誤ったデータと
タイミングであったものが、ビット同期が確立した後は
入力ａに同期したタイミングとなシ、入力ａに含まれた
データはそのまま送信信号ｉとして送信される。しかし
、この場合においてもフレーム同期が確立するまでは、
このＬＮに係る端末等からのデータは送信信号ｌには挿
入されない。一方、ビット同期確立に伴い、フレーム同
期検出回路２１ が動作し、所定回数同期ワードを検出
してフレーム同期確立信号ｄが出力される。このフレー
ム同期確立信号ｄによシ、分離多重化回路３が動作を開
始し、切替回路６が分離多重化回路３の出力りを符号回
路４１ の入力とするよう切替わる。このとき、遅延回
路５の遅延時間を分離多重化回路３の伝送遅延時間と一
致させているので、切替回路６を切替えることにより、
タイミングの不一致が生じることはなく、下流ノードに
影響を及ぼすことはない。
タイミング回路１３ は、自走状態から受信信号ａにビ
ット同期するように動作する。しかし、正常なりロック
Ｃが得られるまでにはビット同期時間が必要なため、ビ
ット同期が確立する捷での間は正常な受信データｂが得
られず、フレーム同期検出回路２１ においてもフレー
ム同期ワードが検出されず、フレーム同期確立信号ｄも
出力されない。したがって符号回路４１ には、切替回
路６により、遅延受信データｂ′が入力され、符号化さ
れた後、駆動回路４２′を経て送信信号ｉとして伝送路
へ送出される。壕だ、ビット同期が確立した時点でもフ
レーム同期は確立しておらず、切替回路６は遅延受信デ
ータｂ′を通過せしめる状態のｉｔであり、ビット同期
が確立する以前においては送信信号ｉは誤ったデータと
タイミングであったものが、ビット同期が確立した後は
入力ａに同期したタイミングとなシ、入力ａに含まれた
データはそのまま送信信号ｉとして送信される。しかし
、この場合においてもフレーム同期が確立するまでは、
このＬＮに係る端末等からのデータは送信信号ｌには挿
入されない。一方、ビット同期確立に伴い、フレーム同
期検出回路２１ が動作し、所定回数同期ワードを検出
してフレーム同期確立信号ｄが出力される。このフレー
ム同期確立信号ｄによシ、分離多重化回路３が動作を開
始し、切替回路６が分離多重化回路３の出力りを符号回
路４１ の入力とするよう切替わる。このとき、遅延回
路５の遅延時間を分離多重化回路３の伝送遅延時間と一
致させているので、切替回路６を切替えることにより、
タイミングの不一致が生じることはなく、下流ノードに
影響を及ぼすことはない。
このような中継回路を持つＬＮを用いてループ形伝送シ
ステムを構成した場合の、システム立上り時、および障
害復旧時における動作を説明するＯＬＮの台数はｎ台と
する。ＣＮが正常な信号を送信するまでの期間は、ＣＮ
のすぐ下流のＬＮ−１が他のＬＮおよびＣＮの受信回路
のクロック源となる。すなわち、ＬＮ−１はＣＮからの
信号を受信できないため、タイミング回路１３ に含ま
れるＰＬＬは自走状態となり、ＣＮとはまだビット同期
の確立されていない状態にあるから、この状態で急にＣ
Ｎかも信号を受信しても受信データからはでたらめなデ
ータしか得られない。この状態ではフレーム同期も確立
きれていないので、切替回路は遅延受信データ側となっ
た丑まである。したがって、ＬＮ−２に対する送信信号
は、ＬＮ−１の自走による自走クロックで送信され正常
なデータは送信されない。ＬＮ−２は、この信号を受け
てビット同期をとろうとするが、受信データが正常でな
いだめ、フレーム同期がとれず、ＬＮ−３に対する送信
信号は、入力信号を遅延させたものになる。ＬＮ−３〜
ＬＮ−ｎにおいてもＬＮ−２と同様な動作を行うので、
結局、ＬＮ−２〜ＬＮ−ｎ。
ステムを構成した場合の、システム立上り時、および障
害復旧時における動作を説明するＯＬＮの台数はｎ台と
する。ＣＮが正常な信号を送信するまでの期間は、ＣＮ
のすぐ下流のＬＮ−１が他のＬＮおよびＣＮの受信回路
のクロック源となる。すなわち、ＬＮ−１はＣＮからの
信号を受信できないため、タイミング回路１３ に含ま
れるＰＬＬは自走状態となり、ＣＮとはまだビット同期
の確立されていない状態にあるから、この状態で急にＣ
Ｎかも信号を受信しても受信データからはでたらめなデ
ータしか得られない。この状態ではフレーム同期も確立
きれていないので、切替回路は遅延受信データ側となっ
た丑まである。したがって、ＬＮ−２に対する送信信号
は、ＬＮ−１の自走による自走クロックで送信され正常
なデータは送信されない。ＬＮ−２は、この信号を受け
てビット同期をとろうとするが、受信データが正常でな
いだめ、フレーム同期がとれず、ＬＮ−３に対する送信
信号は、入力信号を遅延させたものになる。ＬＮ−３〜
ＬＮ−ｎにおいてもＬＮ−２と同様な動作を行うので、
結局、ＬＮ−２〜ＬＮ−ｎ。
およびＣＮの受信回路は、全てＬＮ−１の自走クロック
にビット同期し、受信データはＬＮ−１が送出するでた
らめなデータを受信する。この状態において、ＣＮが正
常な信号の送信を開始すると各ＬＮは正常なビット同期
およびフレーム同期が確立されていない期間においても
下流ノードに受信信号を遅延回路５によって遅延させて
送信するため、ＣＮの受信回路も含めて、全中継回路が
一斎にＣＮの送信した信号に対してビット同期およびフ
レーム同期の確立動作にそれぞれ並行して入ることにな
る。したがって、この場合のシステム同期確立時間は、
ＣＮおよび各ＬＮのビット同期、およびフレーム同期の
確立時間の総和とはならず、ＣＮの同期が確立したとき
にはＬＮの同期も確立しているから、ＣＮの受信回路に
おけるビット同期およびフレーム同期の確立時間だけで
決定されるので、各ＬＮにおける遅延時間の和と１中継
回路またはＣＮの受信回路当シのビット同期時間とフレ
ーム同期時間の合計でよい。ここで、各ＬＮにおける遅
延回路の遅延時間は、データのビット数に換算してたか
だか数ビット分であり、通常のビット同期時間やクレー
ム同期時間に比べて十分に小さく、無視することができ
る。この場合のシステム同期確立時間をＴＳＩ’ とし
、１中継回路まだはＣＮの受信回路当りのビット同期時
間をＴｎ、フレーム同期時間をＴＦ とすれば、何 は
、Ｔｓ ＝ ＴＢ ＋ ＴＦ （２） と表わされる。これは、従来の中継回路を用いた場合の
システム同期確立時間を表わす式（１）と比べて、（ｎ
＋１）分の１に減少していることがわかる。
にビット同期し、受信データはＬＮ−１が送出するでた
らめなデータを受信する。この状態において、ＣＮが正
常な信号の送信を開始すると各ＬＮは正常なビット同期
およびフレーム同期が確立されていない期間においても
下流ノードに受信信号を遅延回路５によって遅延させて
送信するため、ＣＮの受信回路も含めて、全中継回路が
一斎にＣＮの送信した信号に対してビット同期およびフ
レーム同期の確立動作にそれぞれ並行して入ることにな
る。したがって、この場合のシステム同期確立時間は、
ＣＮおよび各ＬＮのビット同期、およびフレーム同期の
確立時間の総和とはならず、ＣＮの同期が確立したとき
にはＬＮの同期も確立しているから、ＣＮの受信回路に
おけるビット同期およびフレーム同期の確立時間だけで
決定されるので、各ＬＮにおける遅延時間の和と１中継
回路またはＣＮの受信回路当シのビット同期時間とフレ
ーム同期時間の合計でよい。ここで、各ＬＮにおける遅
延回路の遅延時間は、データのビット数に換算してたか
だか数ビット分であり、通常のビット同期時間やクレー
ム同期時間に比べて十分に小さく、無視することができ
る。この場合のシステム同期確立時間をＴＳＩ’ とし
、１中継回路まだはＣＮの受信回路当りのビット同期時
間をＴｎ、フレーム同期時間をＴＦ とすれば、何 は
、Ｔｓ ＝ ＴＢ ＋ ＴＦ （２） と表わされる。これは、従来の中継回路を用いた場合の
システム同期確立時間を表わす式（１）と比べて、（ｎ
＋１）分の１に減少していることがわかる。
たとえば、前述のシステム例と同一の条件の下で本発明
を適用すると、／ステム同期確立時間督は、（２）式よ
り Ｔｓ ＝ ５０ ＋ ２ ＝ ５２ｒｎＳとなり、大幅
に減少する〇 本発明に係る遅延回路５は一般に用いられる遅延素子す
なわちディレーライン型、セラミック型等も使用可能で
あるが、本発明はデジタル信号を遅延せしめるものであ
るから、ＩＣやＣＣＤによる半導体回路が適する。本発
明者の実験例によればこの遅延時間は１３ ビット分の
４．２μｓであり、ＩＣによるシフトレジスタでこの遅
延回路を実現した。
を適用すると、／ステム同期確立時間督は、（２）式よ
り Ｔｓ ＝ ５０ ＋ ２ ＝ ５２ｒｎＳとなり、大幅
に減少する〇 本発明に係る遅延回路５は一般に用いられる遅延素子す
なわちディレーライン型、セラミック型等も使用可能で
あるが、本発明はデジタル信号を遅延せしめるものであ
るから、ＩＣやＣＣＤによる半導体回路が適する。本発
明者の実験例によればこの遅延時間は１３ ビット分の
４．２μｓであり、ＩＣによるシフトレジスタでこの遅
延回路を実現した。
また、本発明に係る切替回路は一般に用いられるスイッ
チ素子が使用可能であるが、本発明ではデジタル信号を
切替えるものであるから、半導体ゲート回路が適する。
チ素子が使用可能であるが、本発明ではデジタル信号を
切替えるものであるから、半導体ゲート回路が適する。
以上説明したように、本発明によれば、ループ形伝送シ
ステムの立上り時および障害復旧時において、極めて短
時間にシステム同期が確立し、早急にデータ伝送が可能
となるので、システムの信頼性、サービス性が向上する
利点がある。
ステムの立上り時および障害復旧時において、極めて短
時間にシステム同期が確立し、早急にデータ伝送が可能
となるので、システムの信頼性、サービス性が向上する
利点がある。
また、本発明に係る回路はＩＣ化が容易でちるから、Ｌ
ＳＩとして組み込むことができ、小型化低価格化、高信
頼化の要望にも沿うものである。
ＳＩとして組み込むことができ、小型化低価格化、高信
頼化の要望にも沿うものである。
第１図は本発明の実施例によるＬＮの中継回路の構成図
、第２図は本発明の実施例によるシステム同期確立時間
を示すタイムチャート、第３図はループ形伝送システム
の構成図、第４図はフレームフォーマット図、第５図は
従来のローカルノードＬＮの中継回路の構成図、第６図
は従来の中継回路を用いた場合のシステム同期確立時間
を示すタイムチャート、図中同一符号は同一または相当
部分を示す。 １・・・受信回路、１１・・・増幅回路、１２・・・復
号回路、１３・・・タイミング回路、２−−・フレーム
同期回路、２１ｏやｅフレーム同期検出回路、２２・吻
・ビットカウンタ、３・−・分離多重化回路、３１・・
・／リアル・パラレル変換回路、３２・・・パラレル・
シリアル変換回路、３３・・・マルチプレクス・デマル
チプレクス回路、４・・・送信回路、４１・・・符号回
路、４２．４２’・・・駆動回路、５・・・遅延回路、
６・・・切替回路。 代理人 内田公三 ＾ ＾ へ ＾ へ −へ の ご 、巴 Ｎ ＬＮ−Ｉ ＬＮ−２ＬＮ−ｎ 第３図 第４図 ← ｉ） ｖ＋ ＋ （ｔ４ へ−−−−−−−１：Ｉ ロ
○ Ｑ〇 −へ 曽 寸 り
、第２図は本発明の実施例によるシステム同期確立時間
を示すタイムチャート、第３図はループ形伝送システム
の構成図、第４図はフレームフォーマット図、第５図は
従来のローカルノードＬＮの中継回路の構成図、第６図
は従来の中継回路を用いた場合のシステム同期確立時間
を示すタイムチャート、図中同一符号は同一または相当
部分を示す。 １・・・受信回路、１１・・・増幅回路、１２・・・復
号回路、１３・・・タイミング回路、２−−・フレーム
同期回路、２１ｏやｅフレーム同期検出回路、２２・吻
・ビットカウンタ、３・−・分離多重化回路、３１・・
・／リアル・パラレル変換回路、３２・・・パラレル・
シリアル変換回路、３３・・・マルチプレクス・デマル
チプレクス回路、４・・・送信回路、４１・・・符号回
路、４２．４２’・・・駆動回路、５・・・遅延回路、
６・・・切替回路。 代理人 内田公三 ＾ ＾ へ ＾ へ −へ の ご 、巴 Ｎ ＬＮ−Ｉ ＬＮ−２ＬＮ−ｎ 第３図 第４図 ← ｉ） ｖ＋ ＋ （ｔ４ へ−−−−−−−１：Ｉ ロ
○ Ｑ〇 −へ 曽 寸 り
Claims (1)
- １台のセンターノードと１台以上のローカルノードを伝
送路によシ環状接続して構成し、同期時分割多重により
データ伝送を行うループ形伝送システムのローカルノー
ドにおいて、受信信号から受信データとクロックを抽出
する手段と、前記受信データからフレーム同期ワードを
検出する手段と、前記フレーム同期ワードの検出信号を
受けてフレーム同期確立信号を出力する手段と、チャネ
ルごとのデータの分離と多重化を行う分離多重化分離多
重化手段の出力のいづれが一方を選択する切替手段と、
前記切替手段の選択動作を前記フレーム同期確立信号に
より制御する手段を有し、フレーム同期が確立していな
い期間は前記遅延手段の出力を送信データとし、フレー
ム同期が確立している期間は前記分離多重化手段の出力
を送信データとするように制御することを特徴とするル
ープ形伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088433A JPS60232738A (ja) | 1984-05-04 | 1984-05-04 | ル−プ形伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088433A JPS60232738A (ja) | 1984-05-04 | 1984-05-04 | ル−プ形伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60232738A true JPS60232738A (ja) | 1985-11-19 |
Family
ID=13942657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59088433A Pending JPS60232738A (ja) | 1984-05-04 | 1984-05-04 | ル−プ形伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60232738A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784645A (en) * | 1980-11-17 | 1982-05-27 | Fujitsu Ltd | By-pass circuit |
-
1984
- 1984-05-04 JP JP59088433A patent/JPS60232738A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784645A (en) * | 1980-11-17 | 1982-05-27 | Fujitsu Ltd | By-pass circuit |
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