JPS60209185A - 電圧比較装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、接地電位からその順に高電位となるＬレベ
ル、Ｈレベル、２１ルベルの三つのレベルを判別するた
めの電圧比較装置に係わり、特に、回路構成の簡単化を
図った改良に関するものである。

従前から□、三つの異る電位を持つ入力信号に応答して
、その三つの電位のいずれであるかを判別し、その判別
結果を二本の出力線の各々に現われるＨレベルとＬレベ
ルの組み合せ（２ビツトの情報）として出力する電圧比
較装置、所謂、ウィンドコンパレータは、基本的な論理
要素として多用されていた。

そして、ＭＯＳ　Ｆ’ｌＣＴの普及に伴って、この種の
電圧比較表置をも、ＭＯＳ　ＦＥＴにて構成可能となり
、しかも、近年に至っては、これを集積回路として実現
することも盛んになってきた。

先ず、ＦＥＴにて構成された、この種の電圧比較装置の
従来例を第１図〜第３図に基づいて説明すれば以下の通
りである。

第１図に示されるように、入力信号端子１と第一の出力
信号端子２との間には、インバータ３が挿入され、入力
信号端子１は、さらに、Ｎ形の、Ｆ’ＥＴ４のゲートと
ドレインに俣続される。

ＦＥＴ　４のソースには、Ｐ形のＦｗ　’ｒ　５のソー
スが接続され、ＦＥＴ　５のゲートは、入力信号のＨレ
ベルの電位に略々等しい電圧ＶＤＤを供給する電源６に
接続される。Ｆ’ＥＴ　５のドレインには、Ｎ形のＦＥ
Ｔ７のドレインが接続され、Ｆ　Ｅ　Ｔ　７のゲートは
、該ＦＥＴのドレインに接続され、さらに、そのソース
は接地される。

二つのＦＥＴ４．５の各シースの共通接続点Ｎｌには、
そのソースが接地されたＮ形のＦＥＴ８のドレインが接
続され、さらに、ＦＥＴ　８のゲートはインバータ３の
出力端子に接続される。

二つのＦＥＴ　５．７の各ドレインの共通接続点Ｎ２に
は、そのソースが接地されたＮ形のＦＥＴ９のドレイン
が接続され、さらに、ＦＥＴ９のゲートは、その入力端
子が共通接続点Ｎ２に接続されたインバータ１０の出力
端子、すなわち、第二の出力信号端子１１に接続される
。そして、再び、共通接続点Ｎ２には、そのソースが接
地されたＮ形のＦ　ＥＴ　１２のドレインが接続され、
さらに、ＦＥＴ１２のゲートは、インバータ３の出力端
子に接続される。

かかる従来装置の構成において、引き続き第１図に示さ
れるように、入力信号端子１に対して、Ｌレベルの入力
信号Ｓｌが印加されると、インバータ３がこれに応答し
て、反転出力信号、すなわち、Ｈレベルの出力信号Ｓ２
を出力信号端子２に供給する。

すると、このとき、この出力信号を受けて、ＦＥＴ８．
１２が共にオン状態となるので、ＦＥＴ４．５の動作状
態に係わりなく、接続点Ｎ２の電位は、オン状態のＦ　
ＨＴ　１２を通じて、略々接地電位に保たれる。

したがって、インバータ１０のスレショルド電圧を、接
地電位とＨレベルの電位の間に選定しておけば、該イン
バータの出力端子から、第二の出力信号端子１１に対し
てＨレベルの補相出力信号Ｓ２が供給される。

なお、このとき、ＦＥＴ９はＨレベルの補相出力信号５
を受けてオン状態となり、Ｆ　Ｅ　Ｔ　７はそのゲート
ルソース間電圧が節々０となるのでオフ状態となってい
る。

このようにして、Ｌレベルの入力信号Ｓ１に対しては、
第一、第二の出力信号出力端子２．１１から、それぞれ
、Ｈレベルの出力信号Ｓ２とｌ（レベルのＩ＋ｌｉ相出
力信号Ｓ２が得られるものである。

続いて、第２図に示されるように、入力信号端子１に１
ルベルの入力信号Ｓ、が印加されると、インバータ３が
、今度は、Ｌレベルの出力信号Ｓ２を出力するので、こ
れを受けてＦ’ＥＴ８．１２はオフ状態となる。そして
、これらのオフ状態となったＦＥ’ｌｒ８．１２は、Ｆ
　ｋＪＴ　４．５．７の動作には関与しないので、説明
の便宜上、第２図（第３図も同様）では、その記載が省
略されている。　・ 一方、このとき、ＦＥＴ４は、そのソースが後述の理由
によりオフ状態に留まるＦＥＴ５によって接地から浮か
されているので、オフ状態に落ち付き、該ＦＥＴ４のゲ
ートルソース間電圧が、Ｖ′ＴＨ、すなわち、サブスト
レート接地・ソース非接地状態でのスレショルド電圧に
保たれ、結果的に、接続点Ｎｌの電位ＶＮ、は、Ｖｘｘ
　＝　ＶＤＤ　−Ｖ’ＴＨ ＶＤＤ・・・・・・電源６の電圧（Ｈレベルの電圧）と
なる。

すると、そのとき、Ｐ形のＦＥＴ５のゲートは、電源６
からの電圧ＶＤＤを受けて、そのソースに対して正の電
位を持つこととなるので、該ＦＥＴ　５は前述のように
オフ状態に留まる。

こうなると、接続点Ｎ２が電源６から切り離されるので
、ＦＥＴ７のゲート電位、すなわち、接続点Ｎ２の電位
ＶＮ２は該ＦＪ）Ｔのソースｌこ対して、該ＦＥＴのス
レショルド電圧ＶＴＨ以上に上昇することはない。

因みに、ＦＥＴ７のゲート電位が該ＦＥ’ｌｒのスレシ
ョルド電圧ＶＴＲを越えそうになると、該ＦＥＴがオン
状態に移行するので、結局、該ゲート電位はスレショル
ド電圧ＶＴＨ以下に押え込まれて、該ＦＥＴがオフ状態
に留まる。

したがって、後続のインノ′り一夕１０のスレショルド
電圧をＦＥＴ７のそれよりも大きく選定しておけば、通
當的には、ＦＥ’ｒ７のスレショルド電圧を越えること
のない接続点Ｎ２の電位νＮ２を受けて、該インバータ
はＨレベルの補相出力信号Ｓ２を出力する。

そして、インバータ１０が、一旦、Ｈレベルの袖相出力
信号石を出力すると、これを受けてオン状態に移行する
Ｆｌ！３Ｔ９によって、接続点Ｎ１の電位ＶＮ、を１０
ｉ々接地電位に固定することにより、オフ状態のＦ　Ｅ
　Ｔ　５．７によって、それぞれ、電源６と接地から切
り離されて、高インピーダンス状態になっている限りに
おいては雑音信号の影響を受けて不安定になり易い接続
点Ｎ２の電位ＶＮ２を安定化し、もって、安定な補相出
力信号Ｓ２の確保を可能にしている。

このようにして、Ｌレベルの入力信号Ｓ、に対しては、
第一、第二の出力信号端子２．１１から、それぞれ、Ｌ
レベルの出力信号Ｓ２と、Ｈレベルの補相出力信号Ｓ２
か得られるものである。

続いて、第３図に示されるように、入力信号端子１に２
Ｈレベルの入力信号ＳＬ、例えば、Ｈレベルの電位の２
倍の電位２　ＶＤＤが印加されると、先ず、インバータ
３は、第２図に示された動作例と同様に動作してＬレベ
ルの出力信号を出力する。

一方、２Ｈレベルの入力信号Ｓ１をそのゲートとドレイ
ンに受けたＦＥＴ　４のソース電位、すなわち、接続点
Ｎ１の電位ｖｓ’ｔは、ＶＮＩ　＝　２　ＶＤＤ　−Ｖ
ＴＨ＞　ＶｐＤとなるが、このとき、Ｐ形のＦＥＴ５の
ゲートは、電源６の電圧ＶＤＤに保たれているので、該
ＰＥＴのゲート電位はそのソース電位に対して負となり
、該ＦＥＴはオン状態に移行する。

すると、接続点Ｎ２の電位ＶＮ２が上昇し、これにより
、ＦＥＴ７のゲートルソース間電圧がスレショルド電圧
を薦えて上昇するので、該ＦＥＴ７が、さらには、ＦＥ
Ｔ４もオン状態となる。

したがって、かかる動作状態での、接続点Ｎ２の電位Ｖ
Ｎ２は、２Ｈレベルの人力信号Ｓｌをオン状）ｔ、にあ
る四つのＦＥＴ４．５．７．９から成るブリーダにて分
割してＦ’ＥＴ７　（オン状態のＦＥＴ９が並列接続さ
れている）のドレイン〜Ｆ’ＥＴ７のドレイン〜ソー゛
ス聞電圧以下に選定しておけば、接続点Ｎ２の電位ＶＮ
２を受けて、該インバータはＬレベルの補相出力信号Ｓ
２を出力する。

そして、インバータ１０が、一旦、Ｌレベルの補相出力
信号Ｓ２を出力すると、これを受けて、ＦＥＴ９がオフ
状態に移行するので、接続点Ｎ２の電位ＶＮ２が上昇し
、該インバータからの補相出力信号Ｓ２の再度の反転が
不容易化されて、ヒステリシス特性が実現する。

このようにして、２Ｈレベルの入力信号Ｓ１に対しては
、第一、第二の出力信号端子２．１１から、それぞれ、
Ｌレベルの出力信号Ｓ、とＬレベルの補相出力信号Ｓ２
が得られるものである。

しかしながら、一般に、ＭＯＳ　ＦＥ、Ｔ集積回路の製
造に際しては、オン状態に留まって多（の電流を通過さ
せうるＦＥＴのチャンネル幅を広（形成することが必要
であるところ、上記従来装置では、２Ｈレベルの入力信
号印加時にオン状態に留まって、ブリーダ婆構成するＦ
ＥＴ（４，５，７）の数が三つにも及ぶことから、集積
度の向上が阻害されるという欠点があった。

それに加えて、Ｈレベルの入力信号印加時に、ブリーダ
を構成する三つのＦＥＴ４．５．７がすべてオフ状態と
なり、補相出力信号Ｓ２を出力するインバータ１０の入
力回路が高インピーダンス状態になるので、かかる高イ
ンピーダンス状態に由来する雑音の影響を防止するため
には、Ｈレベルの入力信号印加時に該インバータ１０の
入力回路を接地して低インピーダンス状態に保つための
ＦＥＴ９を設けなければならず、Ｆ’ＥＴの数が増大し
、回路が複雑になるという欠点もあった。

この発明の目的は、上記従来技術に基づ（、回路の集積
度阻害等の問題点に艦み、２Ｈレベルの入力信号印加時
にのみオン状態となるＰ形のＦＥＴと、常時オン状態に
留まるＮ形のＦＥＴとを直列接続してブリーダを構成す
ることにより、前記欠点を除去して、集積度の向上と回
路の簡単化が図れる優れた電圧比較装置を提供せんとす
るものである。

上記目的に沿うこの発明の構成は、第４図に示されるよ
うに、入力信号Ｓ１に応答して正相出力信号Ｓ２を出力
する第一のインバータ３の入力端子に、そのゲートが共
にＨレベルの信号電位ｖＤＤに保たれたＰ形のＦＥＴ４
′とＮ形のＦＥＴ５とをドレイン共通に直列接続し、こ
れにより、唯二つだけのＦＥＴ、すなわち、２Ｈレベル
の入力信号印加時にのみオン状態となるＰ形のＦ　ＥＴ
　４’と、常時にオン状態に留まるＮ形のＦ　Ｂ　’ｒ
　５’とでもって、ドレイン共通接Ｐａ　点Ｎｉ（ブリ
ーディングポイント）が常に低インピーダンス状態とな
るブリーダを構成し、そのブリーディングポイントに対
して、補相出力信号預を出力する第二のインバータ１０
の入力端子を接続して成り、Ｌレベルの入力信号印加時
には、Ｆ’ＥＴ４’、５’が、それぞれ、オフ及びオン
状態になって、第一、第二のインバータ３．１ｏが共に
Ｈレベルノ出力（ｉ　号を出し、Ｈレベルの入力信号印
加時には、）’ｌＣＴ４’、５′が、それぞれ、オフ及
びオン状態となって、第一、第二のインバータ３．１０
が、それぞれ、Ｌ及びＨレベルの出力信号を出力し、２
Ｈレベルの入力信号印加時には、ＦＥＴ４．５が共にオ
ン状態となって、第一、第二のインバータ３．１０が共
にＬレベルの出力信号を出力するようにしたことを要旨
とするものである。

続いて、第４図〜第６図に基づいてこの発明の一実施例
の構成及び動作を説明すれば、以下の通りである。

第４図に示されるように、入力信号端子１と第一の出力
信号端子２との間には、インバータ３が挿入され、入力
信号端子１は、さらに、Ｐ形のＦ　ＥＴ　４のソースに
接続され、該ＦＥＴのゲートは、入力信号の１（レベル
の電位に略々等しい電位ＶＤＤを供給する電源６に接続
される。

ＦＥＴ　４のトレインには、Ｎ形のＦＥＴ５′のドレイ
ンが共通接＆され、該Ｆ　Ｂ　’、１”　５’のゲート
はＦ’ＥＴ４’のゲートに共通接続され、さらに、該Ｆ
　ＥＴ　５’のソースは接地される。

二つのＦＥ′ｖ４′、５′の共通接続点Ｎ１には、イン
バータ１０の入力端子が接続され、該インバータの出力
端子は、第二の出力信号端子１１に接続される。

上記構成において、引き続き第４図に示されるように、
入力信号端子１に対して、Ｌレベルの入力信号Ｓｌが印
加されると、これを受けて、インバータ３がＨレベルの
出力信号Ｓ２を出力する。

一方、このとき、Ｌレベルの入力信号Ｓ１がＰ形のＦＥ
Ｔ　４のソースにも供給されるが、該ＦＥＴのゲートは
、電源６からの電圧ｖＤＤに保たれているので、該ゲー
トの電位が該ソースの電位に対して正となり、該ＦＥＴ
はオフ状態に留まる。

それにひきかえ、Ｎ形のＦ　Ｅ　Ｔ　５’の方は、ゲー
トルソース間に電源６からの電圧ＶＤＤが供給されて、
そのゲートがそのソースに対して正になるので、オン状
態に留まり、これにより、接続点Ｎ１の電位ＶＮＩが略
々接地電位に保たれる。

したがって、インバータ１ｏのスレショルド電圧を接地
電位以上に選定しておけば、該インバータは、接続点Ｎ
１の電位ｖＮ１を入力端子に受けて、Ｈレベルの補相出
力信号Ｓ２を出力する。

このようにして、Ｌレベルの入力信号Ｓｌに刻しては、
第一、第二の出力信号端子２．１１から、それぞれ、Ｈ
レベルの出力信号Ｓ２とＨレベルの補相出力信号Ｓ２が
得られるものである。

続いて、第５図に示されるように、入力信号端子１に刻
してＨレベルの入力信号Ｓｔが印加されると、インバー
タ３はこれを受けて、反転出力信号、すなわち、Ｌレベ
ルの出力信号Ｓ２を出力する。

一方、このとき、Ｈレベルの入力信号Ｓ１がＰ形のｈ゛
Ｅ　Ｔ　４’のソースにも供給されて、該Ｆ’ＥＴのソ
ース電位は上昇するが、ゲート電位に略々等しい電位に
到達するに留まるので、該Ｆ　Ｅ　Ｔはオフ状態に保た
れる。

そして、Ｆ’　Ｅ　Ｔ　５の方は、そのゲートに電源６
からの電圧ＶＤＤを受けて常にオン状態に保たれるもの
であるので、この場合、５ｍ　Ｋｊｔａ点Ｎ、の電位Ｖ
ＮＩに関しては、第４図に示される動作例の場合と同じ
になり、インバータ１０はＨレベルの補相出力信号Ｓ２
を出力する。

このようにして、Ｈレベルの人力信号Ｓ１に対しては、
第一、第二の出力信号端子２．１１から、それぞれ、Ｌ
レベルの出力信号Ｓ２とＨレベルの補相出力信号酊が得
られるものである。

続いて、第６図に示されるように、入力信号端子１１に
対して、２Ｈレベルの入力信号Ｓ１、例えば、Ｈレベル
の電位の２倍の電位２　ＶＤＤが印加されると、インバ
ータ３は、第５図に示された動作例と同様に動作して、
Ｌレベルの出力信号Ｓ２を出力する。

一方、このとき、２Ｈレベルの入力信号Ｓ１がＰ形のＦ
　Ｊ（’Ｉ’　４’のソース−ども供給されて、該ソー
ス電位が上昇し、電源６の電圧ＶＤＤに保たれているゲ
ート電位を越えるので、該ＦＥＴのゲートの電位がソー
スの電位に対して負になり、該ＦＢＴはオン状態に移行
する。

そして、この場合、接続点Ｎ、の電位ＶＮ１は、２Ｈレ
ベルの人力信号Ｓｌをオン状態にある二つのＦＥＴ４．
５から成るブリーダにて分割して、ＦＥＴ５のドレイン
−ソース間に得られる電圧に落ち付＜ので、インバータ
１０のスレショルド電圧を、このときのＦＥＴ’５のド
レイン−ソース間電圧以下に選定しておけば、該インバ
ータはＬレベルの補相出力信号Ｓ２を出力する。

このようにして、２Ｈレベルの入力信号Ｓ１に対しては
、第一、第二の出力信号端子２．１１から、それぞれ、
Ｌレベルの出力信号Ｓ２とＬレベルの補相出力信号Ｓ２
が得られるものである。

なお、上記実施例では、Ｈレベルの入力信号の電圧と２
Ｈレベルのそれとが１＝２なる比率に選定されているが
、これに限られるものではなく、Ｈレベルの入力信号印
加時に、１；”Ｅ’ｌ’４がオフ状態となり、２Ｈレベ
ルの入力信号印加時に、該ＦＨＴがオン状態となるよう
に、両人力信号の電圧の大小関係が保たれていれば足り
る。

以上のように、この発明（どよれば、入力信号に応答し
て、正相出力信号を出力する第一のインバータの入力端
子に接続されるブリーダを、２Ｈレベルの入力信号印加
時にのみオン状態となるＰ形のＦＪＮＴと常時オン状態
に留まるＮ形のＦＩＴとでもって形成し、そのブリーデ
ィンクホイントに対して、補相出力信号を出力する第二
のインバータの入力端子を接続する構成としたことによ
り、ブリーダを形成し、オン状態に留まって多くの電流
を通過させることのあるＦＥＴの数を、従前の３個から
２個に減らすことができるので、集積度の大幅な向上が
図れるという優れた効果か奏される。

その上、第二のインバータの入力端子が常にオン状態（
動作状態を含む）のＦ　ＥＴを通じて接地に接続される
ので、該インバータの入力回路か常に低インピーダンス
状態に保たれ、而して、該入力回路を接地するために従
前に必要であった別のＦＥ’ｌ［’を省くことができ、
これにより、回路の簡単化か図れるという優れた効果も
ある。

【図面の簡単な説明】

第１図〜第３図は従来の電圧比較装置に関するものであ
り、 第１図はＬレベルの入力信号印加時の動作状態を示す回
路図、 第２図はＨレベルの入力信号印加時の動作状態を示す回
路図、 第３図は２Ｈレベルの入力信号印加時の動作状態を示す
回路図である。 第４図〜第６図はこの発明の一実施例の電圧比較装置に
関するものであり、第４図はＬレベルの入力信号印加時
の動作状態を示す回路図、第５図はＨレベルの入力信号
印加時の動作状態を示す回路図、第６図は２Ｈレベルの
人力信号印加時の動作状態を示す回路図である。 １・・・・・・入力信号端子　２．１１・・・・・・出
力信号端子３．１０・・・・・・インバータ　４′・・
・・・・Ｐ形のＦＥＴ５・・・・・・Ｎ形のＦＥＴ 特許出願人　日本テキサスΦインスツルメンツ株式会社
代皿人ｖｉ″４１尾■光！１ 第５図 ６

Claims (1)

1. 【特許請求の範囲】 接地電位から、その順に高電位となるＬレベル、Ｈレベ
   ル、２Ｈレベルの三つのレベルを持つ入力信号Ｓｌに応
   答して、該人力信号がＬレベルのとき、Ｈレベルの出力
   信号Ｓ２を出力し、該入力信号がＨレベル、あるいは、
   ２Ｈレベルのとき、Ｌレベルの出力信号Ｓ２を出力する
   第一のインバータ３と、そのソースに入力信号Ｓｌか供
   給され、そのゲートがＨレベルの電位に略々等しい電位
   に保たれたＰ形の第一のＦ　Ｅ　Ｔ　４’と、そのドレ
   インが第一のＦ　Ｅ　Ｔ　４’のドレインに共通接続さ
   れ、そのゲートがＨレベルの電位に絡路等しい電位に保
   たれ、そのソースかＨレベルの電位以下の電位に保たれ
   たＮ形の第二のｌ”　Ｅ　Ｔ５と、 その入力端子が、第一、第二のＦ　ＥＴ４’、５’の、
   各ドレインの共通接続点Ｎ１に做続され、第一のＦ’Ｅ
   Ｔ４がオフ状態のとき、Ｈレベルの補相出力信号Ｓ２を
   出力し、第一のＦ］ｆｌＴ４がオン状態のとき、Ｌレベ
   ルの補相出力信号Ｓ２を出力する第二のインバータ１０
   とから成る電圧比較装置。