JPS60208861A - 半導体光検知素子 - Google Patents
半導体光検知素子Info
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- JPS60208861A JPS60208861A JP59066168A JP6616884A JPS60208861A JP S60208861 A JPS60208861 A JP S60208861A JP 59066168 A JP59066168 A JP 59066168A JP 6616884 A JP6616884 A JP 6616884A JP S60208861 A JPS60208861 A JP S60208861A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は各種画像処理分野におけるイメージセンサのう
ちの、特にバーコードリーダ、平面画像のパターン照合
等に用いて好適な半導体光検知素子に関するものである
。
ちの、特にバーコードリーダ、平面画像のパターン照合
等に用いて好適な半導体光検知素子に関するものである
。
〈発明の技術的背景とその問題点〉
従来の半導体光検知素子は、一画面を構成Ｔる画素列を
一定方向に走査して光検知を行なうため、画像データが
遂次的にしか取り込まれず、動画及び準静止面への対応
に多（の難点を有していた。
一定方向に走査して光検知を行なうため、画像データが
遂次的にしか取り込まれず、動画及び準静止面への対応
に多（の難点を有していた。
即ち、例えば従来の半導体光検知素子にあっては走査を
行なうために外部クロック同期が必要であり、そのクロ
ック同期に制約された画像変化の情報しか得られないと
いう問題点があった。
行なうために外部クロック同期が必要であり、そのクロ
ック同期に制約された画像変化の情報しか得られないと
いう問題点があった。
また従来の半導体光検知素子における信号増幅回路部で
は信号読み出し線を異なる画素列で共有しているため、
各回の走査毎に外部クロックに同期したりセント入力を
必要とする問題点があった。
は信号読み出し線を異なる画素列で共有しているため、
各回の走査毎に外部クロックに同期したりセント入力を
必要とする問題点があった。
〈発明の目的〉
本発明は上記諸点に鑑み、従来の使用法に加え、光入力
が無い暗状態に戻れば自動的に信号読み出し線がリセッ
トされ得ることにより外部リセット及び外部クロック入
力を不要とする使用法を可能とする半導体光検知素子を
提供することを目的として成されたものであり、この目
的を達成するため、本発明の半導体光検知素子は光電導
膜によって光電変換する能動層と、この能動層下に二値
化及び増幅のためのプルアップトランジスタ、インバー
タ及び帰還トランジスタによって構成された能動素子と
を備え、この能動素子かシリコン基板上、シリコン・オ
ン・インシュレニタ、あるいはシリコン−オン・サファ
イヤ上のいずれか一つの」二に形成されるように４φ成
されている。
が無い暗状態に戻れば自動的に信号読み出し線がリセッ
トされ得ることにより外部リセット及び外部クロック入
力を不要とする使用法を可能とする半導体光検知素子を
提供することを目的として成されたものであり、この目
的を達成するため、本発明の半導体光検知素子は光電導
膜によって光電変換する能動層と、この能動層下に二値
化及び増幅のためのプルアップトランジスタ、インバー
タ及び帰還トランジスタによって構成された能動素子と
を備え、この能動素子かシリコン基板上、シリコン・オ
ン・インシュレニタ、あるいはシリコン−オン・サファ
イヤ上のいずれか一つの」二に形成されるように４φ成
されている。
また、本発明の実施例によれば、光電導膜の１４１気的
特性を考慮し、センスアンプインバータにプルアップト
ランジスタを付加し、更にセンス感度を上げると共に過
渡応答を速めるために帰還トランジスタを付加した二値
化回路を備えた半導体光検知素子が提供される。
特性を考慮し、センスアンプインバータにプルアップト
ランジスタを付加し、更にセンス感度を上げると共に過
渡応答を速めるために帰還トランジスタを付加した二値
化回路を備えた半導体光検知素子が提供される。
〈発明の実施例〉
以下、図ｍｌを参照して本発明の一実施例を詳細に説明
する。
する。
第１図は本発明における半導体光検知素子の積層型光電
導膜を用いた光検知部の電気的等価回路を表わしたもの
である。
導膜を用いた光検知部の電気的等価回路を表わしたもの
である。
第１図において、１１及びｌ １’はそれぞれ光照射及
び遮断に対応してオン、オフ及びオフ、オン動作する光
スィッチ、１２は暗抵抗（ＲＤ）、１３は光抵抗（ＲＬ
）である。
び遮断に対応してオン、オフ及びオフ、オン動作する光
スィッチ、１２は暗抵抗（ＲＤ）、１３は光抵抗（ＲＬ
）である。
光電導膜としてアモルファスシリコン、 ５ｅＡｓＴｅ
或いはＺ ｎ Ｓ ｅ Ｚ ｎ １ｘ Ｃｄ ｘ Ｔ
ｅ等を用いた場合、暗抵抗（ＲＤ）１２の比抵抗（γＤ
）はＩＯ８〜＋ｏ１２Ω礪であり、他方光抵抗（ＲＬ
）１３の比抵抗（−γＬ ）は比抵抗γＤの約’４００
以下である。
或いはＺ ｎ Ｓ ｅ Ｚ ｎ １ｘ Ｃｄ ｘ Ｔ
ｅ等を用いた場合、暗抵抗（ＲＤ）１２の比抵抗（γＤ
）はＩＯ８〜＋ｏ１２Ω礪であり、他方光抵抗（ＲＬ
）１３の比抵抗（−γＬ ）は比抵抗γＤの約’４００
以下である。
従って
Ｒ，＝γｏｘ〒 ・・・・・ｆ＋）
ただし ｔ：光電導膜厚
Ｓ：受光部面積
と表わされる。
また１４は光電導膜を覆う受光用透明電極、例えばＩ
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｑｘｉｄｅ ）と、該Ｉ
ＴＯに対向する金属電極による等価容量（Ｃ）である。
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｑｘｉｄｅ ）と、該Ｉ
ＴＯに対向する金属電極による等価容量（Ｃ）である。
第１図に示した実施例ではＩＴＯを接地し、対向電極を
正の電圧にバイアスする場合の例を示している。
正の電圧にバイアスする場合の例を示している。
第２図は本発明における半導体光検知素子の二値化処理
回路の一実施例を示Ｔ回路図である。
回路の一実施例を示Ｔ回路図である。
第２図において、入力端子２０には光電変換後のアナロ
グ信号が入力され、出力端子２１からデジタルニ値化信
号が出力される。また入力端子２２はリセット入力端子
である。
グ信号が入力され、出力端子２１からデジタルニ値化信
号が出力される。また入力端子２２はリセット入力端子
である。
本実施例では、第２図に示したＰチャネトテンプトラン
ジスタ２３．センスインバータのトランジスタ２４及び
２５をＳ ＯＩ （Ｓｉ ｌ １ｃｏｎ ｏｎＩｎｓｕ
ｌａｔｏｒ）上に実現し、Ｎチャネル帰還トランジスタ
２６を第３の能動層、例えばシリコン基板上に形成して
実現している。
ジスタ２３．センスインバータのトランジスタ２４及び
２５をＳ ＯＩ （Ｓｉ ｌ １ｃｏｎ ｏｎＩｎｓｕ
ｌａｔｏｒ）上に実現し、Ｎチャネル帰還トランジスタ
２６を第３の能動層、例えばシリコン基板上に形成して
実現している。
なお、トランジスタ２６を含めた全てのトランジスＡｏ
Ｉ上あるいはＳ ＯＳ （５ｉｌｉ、ｃｔ＋ｉ ｏｎ
Ｓａｐｐｌ＋ｉｒｅ ）上、またはシリコン基板上に形
成して実現することも可能である。
Ｉ上あるいはＳ ＯＳ （５ｉｌｉ、ｃｔ＋ｉ ｏｎ
Ｓａｐｐｌ＋ｉｒｅ ）上、またはシリコン基板上に形
成して実現することも可能である。
本発明の半導体光検知素子は、更に前述の′ｆＪ１図に
示した等節回路中のノード１０と前述の第２図に示した
二値化回路の入力端子２０とを接続して成る。
示した等節回路中のノード１０と前述の第２図に示した
二値化回路の入力端子２０とを接続して成る。
第３図は、第１図に示した光スィッチ１１及び１１′を
ＮＭＯＳトランジスタ８７及び８８で等価に表現した二
値化処理用光センサ等価回路を示したものである。
ＮＭＯＳトランジスタ８７及び８８で等価に表現した二
値化処理用光センサ等価回路を示したものである。
第３図において、入力端子３０には光照射及び遮断に対
応して論理”Ｈｉｇｈ”及びＩｌ 、Ｌ ｏｗ″′の電
圧が印加されることになる。
応して論理”Ｈｉｇｈ”及びＩｌ 、Ｌ ｏｗ″′の電
圧が印加されることになる。
また３３はプルアップトランジスタ、３４及び３５はそ
れぞれセンスインバータのトランジスタ、３６は帰還ト
ランジスタであり、この第３図に示Ｔ実施例では、プル
アップトランジスタ３３のゲート入力が接地されており
、このような構成により、光入力遮断時には端子３１か
らの出力が自動的にリセットされることになる。
れぞれセンスインバータのトランジスタ、３６は帰還ト
ランジスタであり、この第３図に示Ｔ実施例では、プル
アップトランジスタ３３のゲート入力が接地されており
、このような構成により、光入力遮断時には端子３１か
らの出力が自動的にリセットされることになる。
第４図は電源立上り時（一点鎖線）の第３図におけるノ
ード３２の電圧変化（実線）を示したものであり、また
第５図は光検知素子（センサ）の二値化出力信号（点線
）と第３図におけるノード３２の電圧変化を示したもの
であり、上記の図からも明らかなように光照射後、一定
の光強度以下になるまで、出方信号は゛’Ｈｉｇｂ’レ
ベルに保持され、光強度に対応したスタティックな二値
化出力が得られることになる。
ード３２の電圧変化（実線）を示したものであり、また
第５図は光検知素子（センサ）の二値化出力信号（点線
）と第３図におけるノード３２の電圧変化を示したもの
であり、上記の図からも明らかなように光照射後、一定
の光強度以下になるまで、出方信号は゛’Ｈｉｇｂ’レ
ベルに保持され、光強度に対応したスタティックな二値
化出力が得られることになる。
第６図はアモルファスシリコンを用いた場合のＳｏｌ構
造を有する半導体光検知素子（センサセル）の一実施例
のマスクパターンを示したものである。 ・ 受光部となるＩＴＯ透明電極及びその対向電極またアモ
ルファスシリコンはセルの上面に該セルと同一サイズで
パターンニングされる。
造を有する半導体光検知素子（センサセル）の一実施例
のマスクパターンを示したものである。 ・ 受光部となるＩＴＯ透明電極及びその対向電極またアモ
ルファスシリコンはセルの上面に該セルと同一サイズで
パターンニングされる。
第６図において、６０及び６０’は多結晶シリコンを溶
融して得られる島状単結晶領域であり、６゜の領域かＰ
チャネルトランジスタ形成領域、６０’がＮチャネルト
ランジスタ形成領域である。６３゜６４及び６５はトラ
ンジスタであり、各々第３図のトランジスタ８３，８．
４及び３５に対応している。６２及び６２′はそれぞれ
ｓｏＩ下の能動層へのスルーホールであり、該スルーホ
ール６２は第３図におけるトランジスタ３６（シリコツ
基板上に形成されるＮチャネルトランジスタ）のドレイ
ンとＰチャネルトランジスタ６４のゲートとを接続する
ために設けられ、またスルーホール６２′ハトランシス
タロ４及び６５で構成されるセンスインバータ出力を第
３図のトランジスタ３６へ帰還するために設けられてい
る。領域６１は能動素子を電気的に絶縁する素子分離領
域であり、領域６６ 、６６’及び６６″は配線領域で
あって、各々電源線、リセット信号線及び接地線を形成
している。
融して得られる島状単結晶領域であり、６゜の領域かＰ
チャネルトランジスタ形成領域、６０’がＮチャネルト
ランジスタ形成領域である。６３゜６４及び６５はトラ
ンジスタであり、各々第３図のトランジスタ８３，８．
４及び３５に対応している。６２及び６２′はそれぞれ
ｓｏＩ下の能動層へのスルーホールであり、該スルーホ
ール６２は第３図におけるトランジスタ３６（シリコツ
基板上に形成されるＮチャネルトランジスタ）のドレイ
ンとＰチャネルトランジスタ６４のゲートとを接続する
ために設けられ、またスルーホール６２′ハトランシス
タロ４及び６５で構成されるセンスインバータ出力を第
３図のトランジスタ３６へ帰還するために設けられてい
る。領域６１は能動素子を電気的に絶縁する素子分離領
域であり、領域６６ 、６６’及び６６″は配線領域で
あって、各々電源線、リセット信号線及び接地線を形成
している。
また６７はスルーホールであり、該スルーホール６７は
上層受光部金属電極に接続するために設けられている。
上層受光部金属電極に接続するために設けられている。
第７図は上記第６図に示す実施例のＡ −Ａ’力方向沿
った断面構造を示す図である。
った断面構造を示す図である。
第７図において７１は素子分離であり、該素子分離７１
によって上記した第６図のＰチャネル領域６０上に形成
されるトランジスタ６８．６４に対応したラッチアップ
フリーのトランジスタ７３及び７４が絶縁されて成る。
によって上記した第６図のＰチャネル領域６０上に形成
されるトランジスタ６８．６４に対応したラッチアップ
フリーのトランジスタ７３及び７４が絶縁されて成る。
７２及び７２′は各々光電導層及び下部能動層に対する
層間絶縁である。また７５は光電導アモルファスシリコ
ン、７６はＩＴＯ電極、７７は上記第６図におけるスル
ーホール６７に接続する金属電極である。
層間絶縁である。また７５は光電導アモルファスシリコ
ン、７６はＩＴＯ電極、７７は上記第６図におけるスル
ーホール６７に接続する金属電極である。
以上のように上記した実施例の半導体光検知素子は、パ
ワーオンリセｙト９．能を有する回路構成になっている
。また光電導膜による光検知部と信号増幅を含む二値化
回路部を単４にセンサセルとする構成であり、全セルへ
の光入力信号の同時並列取り込みが可能となる。更に素
子への光入力を遮断することにより、自動的に全セルの
出力信号かりセントされ得る構成になっている。
ワーオンリセｙト９．能を有する回路構成になっている
。また光電導膜による光検知部と信号増幅を含む二値化
回路部を単４にセンサセルとする構成であり、全セルへ
の光入力信号の同時並列取り込みが可能となる。更に素
子への光入力を遮断することにより、自動的に全セルの
出力信号かりセントされ得る構成になっている。
また上記した本発明の半導体光検知素子にあっては、光
検知部と二値化回路部を二層能動層で具現化し、更に該
二、−の下に画像処理アルゴリズムを反映したデータ処
理用の論理回路部乃至はメモリ部を第８の能動層として
構成することが可能な素子である。また、このような素
子構造によって、従来の受光素子に必要な外付は制御素
子及びメモリ素子の数を大幅に低減させることが可能と
なる。
検知部と二値化回路部を二層能動層で具現化し、更に該
二、−の下に画像処理アルゴリズムを反映したデータ処
理用の論理回路部乃至はメモリ部を第８の能動層として
構成することが可能な素子である。また、このような素
子構造によって、従来の受光素子に必要な外付は制御素
子及びメモリ素子の数を大幅に低減させることが可能と
なる。
〈発明の効果〉
以上のように本発明の半導体光検知素子は、光電導膜に
よって光電変換する能動層と、この能動層下に二値化及
び増幅のためのプルアップトランジスタ、インバータ及
び帰還トランジスタによって構成された能動素子とを備
え、この能動素子がシリコン基板上、ＳＯＩ上あるいは
ＳＯ８上のいずれか一つの上に形成されるように成され
て、三次元化構造に構成されているため、画像情報の同
時並列の取り込みを可能にすることが出来る。また受光
部の下層にデータ処理部を形成しているため、高速二値
化処理が可能となる。更に能動素子を三次元的に配置す
ることが出来るため、光電導膜の特性と画像処理に必要
な論理機能を反映し得るトランジスタサイズに応じて柔
軟にマスクパターン設計を行なうことが可能となり、マ
スクパターン設計の自由度が大幅に向上する。
よって光電変換する能動層と、この能動層下に二値化及
び増幅のためのプルアップトランジスタ、インバータ及
び帰還トランジスタによって構成された能動素子とを備
え、この能動素子がシリコン基板上、ＳＯＩ上あるいは
ＳＯ８上のいずれか一つの上に形成されるように成され
て、三次元化構造に構成されているため、画像情報の同
時並列の取り込みを可能にすることが出来る。また受光
部の下層にデータ処理部を形成しているため、高速二値
化処理が可能となる。更に能動素子を三次元的に配置す
ることが出来るため、光電導膜の特性と画像処理に必要
な論理機能を反映し得るトランジスタサイズに応じて柔
軟にマスクパターン設計を行なうことが可能となり、マ
スクパターン設計の自由度が大幅に向上する。
第１図は本発明の一実施例の積層型光電導膜光検知部の
等側口路を示す図、第２図はＳＯＩ構造上に形成される
二値化処理回路を示す図、第３図は二値化画像処理用光
検知素子の等側口路を示Ｔ図、第４図は電源投入時の電
圧変化を示す特性図、第５図は二値化出力信号波形を示
す図、第６図はＳＯＩ構造を有する本発明の半導体光検
知素子の一実施例のマスクパターンを示す図、第７図は
第６図におけるＡ−Ａ断面構造を示す図である。 １１、Ｉ’ｌ’・・・光スィッチ、１２・・・暗抵抗、
１３・・・光抵抗、１４・・・容量、２３・・・プルア
ップトランジスタ、２４．２５・・・センスインバータ
、２６・・・帰還トランジスタ、７１，７３．７４・・
Ｓ０１構造での二値化処理部、７２ 、７２’・・・層
間絶縁。 代理人 弁理士 福 士 愛 彦（他２名）第１図
等側口路を示す図、第２図はＳＯＩ構造上に形成される
二値化処理回路を示す図、第３図は二値化画像処理用光
検知素子の等側口路を示Ｔ図、第４図は電源投入時の電
圧変化を示す特性図、第５図は二値化出力信号波形を示
す図、第６図はＳＯＩ構造を有する本発明の半導体光検
知素子の一実施例のマスクパターンを示す図、第７図は
第６図におけるＡ−Ａ断面構造を示す図である。 １１、Ｉ’ｌ’・・・光スィッチ、１２・・・暗抵抗、
１３・・・光抵抗、１４・・・容量、２３・・・プルア
ップトランジスタ、２４．２５・・・センスインバータ
、２６・・・帰還トランジスタ、７１，７３．７４・・
Ｓ０１構造での二値化処理部、７２ 、７２’・・・層
間絶縁。 代理人 弁理士 福 士 愛 彦（他２名）第１図
Claims (1)
- １、光電導膜によって光電変換する能動層と、該能動層
下に二値化及び増幅のためのプルアンプトランジスタ、
インバータ及び帰還トランジスタによって構成された能
動素子とを備え、該能動素子がシリコン基板上、シリコ
ン・オン・インシュレータ、あるいはシリコン・オン・
サファイヤ上のいずれか一つの上に形成されて成ること
を特徴とする半導体光検知素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59066168A JPS60208861A (ja) | 1984-04-02 | 1984-04-02 | 半導体光検知素子 |
| US06/716,372 US4670765A (en) | 1984-04-02 | 1985-03-26 | Semiconductor photodetector element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59066168A JPS60208861A (ja) | 1984-04-02 | 1984-04-02 | 半導体光検知素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60208861A true JPS60208861A (ja) | 1985-10-21 |
Family
ID=13308049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59066168A Pending JPS60208861A (ja) | 1984-04-02 | 1984-04-02 | 半導体光検知素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60208861A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5723257A (en) * | 1980-07-16 | 1982-02-06 | Mitsubishi Electric Corp | Multilayered semiconductor integrated circuit device |
| JPS5890724A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層半導体装置の製造方法 |
-
1984
- 1984-04-02 JP JP59066168A patent/JPS60208861A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5723257A (en) * | 1980-07-16 | 1982-02-06 | Mitsubishi Electric Corp | Multilayered semiconductor integrated circuit device |
| JPS5890724A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層半導体装置の製造方法 |
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